特許

J-GLOBAL ID：200903074922472148

2つの2進数の高速比較

発明者： ロバート・ディーン・アダムス ,  ジョン・コナー ,  ガレット・ステファン・コック ,  ルイジ・ターンウロ、ジュニア
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 坂口 博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-208895
公開番号（公開出願番号）：特開平11-064449
出願日： 1997年08月04日
公開日（公表日）： 1999年03月05日
要約：

【要約】【課題】 所与の数、並びに前記所与の数のエンド・カウント数に対する連続内での関係が知られている状況において、所定の連続的または一連の2進数のエンド・カウントを決定する、テスト方法及び構造を提供する。【解決手段】 この構造は、バイナリ・デジット出力を生成する回路10と、前記所与の数、好適には順次数列の最後から2番目の数の少なくとも一部を記憶する装置14とを含む。連続2進数列が、回路10の出力として生成される。出力される数が、記憶数の一部と比較16される。記憶数が出力数と並ぶとき、レディ信号が出力される。続くサイクルにおいて、レディ信号に続いて生成される数がエンド・カウント数に相当するとき、制御信号が生成される。更に、プログラマブルなエンド・カウント数を考慮する。

請求項（抜粋）：

連続クロック・サイクルにおいて生成される、所定の連続2進数列のエンド・カウントを決定する方法であって、所与の数、並びに前記所与の数の前記数列内での前記エンド・カウント数との関係が知られているものにおいて、バイナリ・デジット出力を有する回路を提供するステップと、前記数列内の所与の数の少なくとも一部を、記憶装置に記憶するステップであって、前記所与の数が前記数列内の先行する全ての数に対して固有であり、前記エンド・カウント数に対して既知の順次関係を有する、前記記憶ステップと、連続サイクルにおいて、前記連続2進数列を前記回路の出力として生成するステップと、前記回路出力から生成される各2進数を、前記記憶されている数の一部と比較し、前記記憶数が前記回路により出力される前記数と並ぶとき、レディ信号を出力するステップと、前記レディ信号に続いて生成される数が前記数列内のエンド・カウント数に相当するサイクルにおいて、制御信号を生成するステップと、を含む、方法。

IPC (3件)：

G01R 31/28 ,  G06F 7/04 ,  G11C 29/00 671

FI (4件)：

G01R 31/28 B ,  G06F 7/04 Z ,  G11C 29/00 671 Z ,  G01R 31/28 M