特許

J-GLOBAL ID：200903074936988481

CMOS集積回路用のエピタキシャル半導体ウエーハ

発明者： 三谷 清 ,  ウィジャナクラ・ウィチワット
出願人/特許権者： エス・イー・エイチ・アメリカ,アイ・エヌ・シー
代理人 (1件)： 舘野 公一
公報種別：公表公報
出願番号（国際出願番号）：特願平6-524263
公開番号（公開出願番号）：特表平10-509276
出願日： 1994年03月28日
公開日（公表日）： 1998年09月08日
要約：

【要約】本発明はCMOS集積回路16が製造可能なCMOSエピタキシャル半導体ウエーハ50に関するもので、上記回路はバイポーラ構成(BiCMOS回路)を含む。CMOSウエーハは、低濃度ドープされた単結晶エピタキシャルシリコン層52を支持する主表面54を備えた、低濃度ドープされた単結晶シリコン基板56を含む。この基板は、高濃度ドープされた拡散層58を含み、拡散層58は、主表面から低濃度ドープされたバルク部分66に向かい短い距離64だけ基板内に拡がる。本発明のCMOSウエーハのエピタキシャル層上に形成されたCMOS集積回路は、ラッチアップに対する高い耐性を有する。高い耐性は、拡散層の比較的低い抵抗率による。拡散層が比較的薄く、バルク部分が低濃度にドープされているので、バルクの酸素濃度はたやすく測定でき、制御できる。

請求項（抜粋）：

チョクラルスキー法半導体基板の主表面領域により支持された、低濃度ドープの半導体材料からなるエピタキシャル層を有し、前記主表面領域が複数のCMOSデバイスに適切な寸法の媒体となっているCMOSエピタキシャル半導体ウエーハにおいて、 前記半導体基板における電気的に活性なドーパントの濃度が、2×1014atoms/cm3以上であり、 薄く、かつ高コンダクタンスの拡散層が、前記主表面領域から上記半導体基板内に形成され、かつ前記主表面領域全体にわたっていることを特徴とするCMOSエピタキシャル半導体ウエーハ。

IPC (3件)：

H01L 21/8238 ,  H01L 21/322 ,  H01L 27/092

FI (2件)：

H01L 27/08 321 B ,  H01L 21/322 Y