特許
J-GLOBAL ID：200903074959504651
PLLシンセサイザ回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
青木 朗 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-011906
公開番号（公開出願番号）：特開平5-206848
出願日： 1992年01月27日
公開日（公表日）： 1993年08月13日
要約：
【要約】【目的】 通信用のチャンネル数を変更することなく、当該PLLシンセサイザ回路に於けるロックアップ時間を高速化する事の出来るPLLシンセサイザ回路を提供する。【構成】 基準周波数発振手段2、分周手段3、位相比較手段4、及び電圧制御発振手段(VCO)7とから構成されると共に、該分周手段3は、該基準周波数発振手段2から出力される基準周波数を分周して所定の基準周波数frを発生させる第1の分周手段31と該電圧制御発振手段7から出力される当該基準周波数frと比較される比較信号fpを分周して出力する為の第2の分周手段32とから構成されており、更に該基準信号fr及び該比較信号fpの周波数をロックアップ操作中に変化させる手段11が設けられているPLLシンセサイザ回路。
請求項（抜粋）：
基準周波数発振手段、分周手段、位相比較手段、電圧制御発振手段とから構成され、且つ該所定の基準周波数に基づく基準信号と該電圧制御発振手段から出力される比較周波数に基づく比較信号との位相差を一致させる様に作動するPLLシンセサイザ回路に於いて、該基準信号及び該比較信号の周波数をロックアップ操作中に変化させる手段が設けられている事を特徴とするPLLシンセサイザ回路。
IPC (2件)：
FI (2件)：
H03L 7/10 A
, H03L 7/18 Z
