特許

J-GLOBAL ID：200903074980937037

デジタル遅延回路およびデジタルPLL回路

発明者： 渡邉 哲也
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 宮田 金雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-159236
公開番号（公開出願番号）：特開2000-349622
出願日： 1999年06月07日
公開日（公表日）： 2000年12月15日
要約：

【要約】【課題】 レイアウト面積の小さなデジタル遅延回路を得るとともに、遅延時間の制御において、遅延時間の増減幅の刻みを小さくすることにより、ジッタが少ないデジタルPLL回路を得る。【解決手段】 デジタルPLL回路を構成するデジタル遅延回路は、遅延対象信号が与えられる入力バッファであるインバータ10と、遅延ノード19の信号を受ける出力バッファであるインバータ13と、入力バッファの出力端と遅延ノード19との間に設けられ、複数の制御信号PL1〜PL7のそれぞれによりオン、オフが制御される複数のトランスミッションゲート12a〜12gを並列に接続した並列接続体12とを含んでいる。このデジタル遅延回路の遅延時間の制御は、入力バッファのドライブ能力と遅延ノード19が持つ容量および複数の制御信号PL1〜PL7に応答して並列接続体12のオン抵抗が制御されることにより実現されている。

請求項（抜粋）：

第1のディレイ回路と、デジタル値が格納されている第1のレジスタを含み前記第1のレジスタに格納されている前記デジタル値に基づいて複数の第1制御信号を出力する制御回路とを備え、前記第1のディレイ回路は遅延対象信号が与えられる入力バッファと、遅延ノードの信号を受ける出力バッファと、前記入力バッファの出力端と前記遅延ノードとの間に設けられ、前記複数の第1制御信号のそれぞれによりオン、オフが制御される複数のトランスミッションゲートを備えた並列接続体とを含み、前記並列接続体の前記複数のトランスミッションゲートのそれぞれ一方のソース/ドレイン電極がそれぞれ直接前記入力バッファの出力端に接続され、前記複数のトランスミッションゲートのそれぞれ他方のソース/ドレイン電極がそれぞれ遅延ノードと出力バッファの入力端とに接続され、前記複数のトランスミッションゲートのそれぞれのゲート電極に前記複数の第1制御信号の中で対応する制御信号がそれぞれ与えられていることを特徴とするデジタル遅延回路。

IPC (4件)：

H03L 7/00 ,  H03H 11/26 ,  H03K 5/13 ,  H04L 7/033

FI (5件)：

H03L 7/00 D ,  H03H 11/26 A ,  H03H 11/26 D ,  H03K 5/13 ,  H04L 7/02 B

Fターム (42件)：

5J001AA04 ,  5J001BB00 ,  5J001BB02 ,  5J001BB08 ,  5J001BB09 ,  5J001BB10 ,  5J001BB12 ,  5J001BB14 ,  5J001BB22 ,  5J001BB23 ,  5J001DD05 ,  5J098AA03 ,  5J098AB21 ,  5J098AB22 ,  5J098AB23 ,  5J098AB24 ,  5J098AB36 ,  5J098AC04 ,  5J098AC10 ,  5J098AC20 ,  5J098AC27 ,  5J098AD14 ,  5J098FA03 ,  5J098FA09 ,  5J106AA05 ,  5J106CC59 ,  5J106DD17 ,  5J106DD24 ,  5J106DD35 ,  5J106DD39 ,  5J106DD42 ,  5J106DD43 ,  5J106DD46 ,  5J106DD48 ,  5J106KK05 ,  5J106KK25 ,  5J106LL02 ,  5K047AA06 ,  5K047GG11 ,  5K047MM36 ,  5K047MM48 ,  5K047MM63