ブロック化したフラッシュ・メモリ・デバイス

発明者： , , , ,
出願人/特許権者：
代理人 (1件)：山川政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平4-057312
公開番号（公開出願番号）：特開平6-028872
出願日： 1992年02月12日
公開日（公表日）： 1994年02月04日
要約：

【要約】 (修正有)【目的】不揮発性半導体メモリに用いられるブロック化構成のYデコーダが最小化され、高性能を提供する。【構成】本発明の望ましい実施例の場合、メモリ・アレイは、複数の論理ブロックに再分割される。本発明の三つの機能は、ブート領域、パラメータ領域、主領域またはアプリケーション空間である。ブートブロックはXデコーダ43の左に位置するメモリアレイの一部であり、パラメータブロックはXデコータ43の右に位置するメモリアレイの一部である。Xデコーダ43の左に位置するメモリアレイの最初の64列が、ブートブロック88に割り当てられ、Xデコーダ43の右に位置するメモリアレイの最初の64列がパラメータブロックに割当てられる。ブートブロック88の64列の64ビット線が、セレクタに送られる。セレクタは16の入力ビット線信号のうちどれが1:16セレクタから出力されるかを決める、Yデコーダ46からの16のY選択線を受ける。

請求項（抜粋）：

それぞれ、ソース領域、ドレイン領域、及び、制御ゲートを備えた、複数の電気的にプログラム可能な、及び電気的に消去可能なメモリ・セルを具備するメモリ・ディバイスにおいて、各アレイが、それぞれ、そのブロック内のメモリ・セルのドレイン領域に結合された複数のほぼ平行なビット線を備える複数のブロック、この場合、五つのブロックに分割され、この五つのブロックのうち四つは、それぞれ、112のビット線から構成され、残りの一つは、64のビット線から構成されることになる、二つのメモリ・アレイと、ビット線とほぼ垂直で、各ビット線における一つのセルの制御ゲートに結合されたワード線と、行アドレスを解読して、ワード線を選択し、ワード線の一つが選択されると、全ブロックの該ワード線に沿った制御ゲートの電位が変わるようにする行解読手段と、列アドレスを解読して、ビット線を選択し、ビット線のどれかが選択されると、ビット線に接続されたドレイン領域の電位が変わるようにする列解読手段と、各ブロック内におけるセルのソース領域を接続し、選択されたブロック内のソース領域の電位が変わるようにするソース・スイッチング手段から構成される、メモリ・ディバイス。

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