特許

J-GLOBAL ID：200903075009944988

半導体装置の製造方法

発明者： 小林 裕通
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-240236
公開番号（公開出願番号）：特開2000-068371
出願日： 1998年08月26日
公開日（公表日）： 2000年03月03日
要約：

【要約】【課題】 本発明は半導体基板に活性領域を区分する分離溝を形成する工程を含む半導体装置の製造方法に関し、安定した品質を有する分離溝を高い歩留まりで形成することを目的とする。【解決手段】 半導体基板上に研磨ストッパ膜として機能するシリコン窒化膜を形成する。所定領域においてシリコン窒化膜と半導体基板とをエッチングにより除去して、活性領域を区分する分離溝を形成する。分離溝がシリコン酸化膜で充填されるように半導体基板の上部にシリコン酸化膜を堆積させる。段差に関わらず効率良くシリコン酸化膜表面を研磨し得るSiO2入り研磨剤で第1段階のCMPを行う。シリコン酸化膜とシリコン窒化膜とに大きな研磨選択比を有するCeO2入りの研磨剤で第2段階のCMPを行う。

請求項（抜粋）：

半導体基板上に研磨ストッパ膜として機能するシリコン窒化膜を形成する工程と、所定領域において前記シリコン窒化膜と前記半導体基板とをエッチングにより除去して、活性領域を区分する分離溝を形成する工程と、前記分離溝がシリコン酸化膜で充填されるように半導体基板の上部にシリコン酸化膜を堆積させる工程と、シリコン酸化膜の研磨に適し、かつ、シリコン酸化膜表面の段差を減少させ若しくはなだらかにするのに適した第1の研磨剤を用いて露出状態の前記シリコン酸化膜を研磨することにより、その表面の段差を減少させる工程と、前記シリコン酸化膜表面の段差が減少した後に、CeO2を含む第2の研磨剤を用いて、前記シリコン窒化膜が露出するまで前記シリコン酸化膜を研磨する工程と、を備えることを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/76 ,  H01L 21/304 622

FI (2件)：

H01L 21/76 L ,  H01L 21/304 622 X

Fターム (12件)：

5F032AA35 ,  5F032AA44 ,  5F032DA02 ,  5F032DA04 ,  5F032DA23 ,  5F032DA24 ,  5F032DA25 ,  5F032DA28 ,  5F032DA33 ,  5F032DA34 ,  5F032DA53 ,  5F032DA78