特許
J-GLOBAL ID：200903075045866373
IC試験装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
飯塚 義仁
公報種別：公開公報
出願番号（国際出願番号）：特願平3-339428
公開番号（公開出願番号）：特開平5-150019
出願日： 1991年11月29日
公開日（公表日）： 1993年06月18日
要約：
【要約】【目的】 IC試験装置を構成する他の実装基板上の部品を使用することなくフェイルメモリの自己診断をその実装基板上で能動的に行えるようにする。【構成】 IC試験装置は、試験信号発生手段、IC読み書き制御手段、取り込み制御手段、フェイルメモリ及び制御手段等から構成される。これらの各構成手段はそれぞれ異なる基板上に実装され、それぞれの基板間は信号線を介して電気的に接続されている。従って、これらの構成手段を用いてフェイルメモリの“0”クリア診断及び“1”セット診断を行うことは可能である。ところが、この発明では、フェイルメモリの実装されている基板上にフェイルメモリ自己診断装置が設けられ、この自己診断装置がフェイルメモリの“0”クリア診断及び“1”セット診断を試験信号発生手段の発生するテストパターンを用いることなく実行し、その診断の結果、不良の生じたアドレスを一時的に記憶し、制御手段に出力している。
請求項（抜粋）：
被測定ICメモリのアドレスを指定するためのアドレスデータ、この指定アドレスに書込むべきデータ及び動作の基準となるクロック信号等から構成される試験信号を所望のテストパターンで発生する試験信号発生手段と、前記被測定ICメモリに対して前記試験信号を入力して前記テストパターンに応じたデータを書込み、書き込まれたデータを前記アドレスデータに応じて読み出し、フェイルデータとして出力するIC読み書き制御手段と、前記試験信号に応じて前記フェイルデータの取り込み条件を決定する取り込み制御手段と、この取り込み制御手段を介して取り込まれた前記フェイルデータを前記アドレスデータに対応した指定アドレスに記憶するフェイルメモリと、前記フェイルメモリに記憶された前記フェイルデータを読み出し、前記被測定ICの電気的特性を検査する制御手段とからなるIC試験装置において、前記フェイルメモリの“0”クリア診断及び“1”セット診断を前記試験信号発生手段の発生する前記試験信号を用いることなく実行し、その診断の結果、不良の生じたアドレスを一時的に記憶し、前記制御手段に出力するフェイルメモリ自己診断装置を前記フェイルメモリの実装されている基板上に設けたことを特徴するIC試験装置。
IPC (2件)：
FI (2件)：
G01R 31/28 B
, G01R 31/28 M
