特許
J-GLOBAL ID：200903075065568182
不揮発性半導体メモリ装置およびその消去方法
発明者：
出願人/特許権者：
代理人 (1件)：
青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-019894
公開番号（公開出願番号）：特開2002-230981
出願日： 2001年01月29日
公開日（公表日）： 2002年08月16日
要約：
【要約】【課題】 低電圧化につれて増加する消去前書き込み時間を低減する。【解決手段】 メモリセルアレイ27に用いられるメモリセルは、ファーストセルに300ms間の消去パルス印加を4回行ってもオーバーイレース状態にはならない。そこで、メモリセルアレイ27における1ブロックを4つの領域に分割し、3ビットの消去回数記憶用のメモリセルを有する消去回数記憶メモリ29に、各領域の消去前書き込み状態を書き込む。そして、消去回数記憶メモリ29の内容を参照して、1つの領域に対して、4回の消去動作毎に1回のみ消去前書き込みと書き込みベリファイとを行う。こうして、1回の消去動作時に行われる消去前書き込みの領域を従来の1/4にして、消去前書き込みパルス印加時間および書き込みベリファイ時間を短縮し、低電圧化に伴う消去前書き込み時間の増加を低減する。
請求項（抜粋）：
制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され、行方向に配列された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と、列方向に配列された各浮遊ゲート電界効果トランジスタのドレインに接続された複数の列線を有すると共に、ブロックを構成する各浮遊ゲート電界効果トランジスタのソースが共通ソース線に接続された不揮発性半導体メモリ装置であって、一括消去の対象となる消去対象区画に属する浮遊ゲート電界効果トランジスタは、n(正の整数)個の領域に分割されており、上記各消去対象区画毎に、上記消去対象区画に対する消去回数を記憶する消去回数記憶手段と、上記消去回数記憶手段の記憶内容に基づいて、上記消去対象区画における消去前書き込みを行う領域のアドレスを設定するアドレス設定手段と、上記消去対象区画に対する消去回数がn回になる毎に、消去回数がn回になったことを表すフラグ情報が格納されるフラグ手段と、上記フラグ手段に上記フラグ情報が格納されている場合に、上記消去回数記憶手段の記憶内容をリセットする消去回数リセット手段を備えたことを特徴とする不揮発性半導体メモリ装置。
FI (4件)：
G11C 17/00 612 Z
, G11C 17/00 601 B
, G11C 17/00 612 F
, G11C 17/00 612 C
5B025AA03
, 5B025AB01
, 5B025AC01
, 5B025AD01
, 5B025AD04
, 5B025AD05
, 5B025AD08
, 5B025AE01
, 5B025AE05
