特許

J-GLOBAL ID：200903075065987231

半導体集積回路の設計方法及び設計装置

発明者： 板津 和茂
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平5-060774
公開番号（公開出願番号）：特開平6-275719
出願日： 1993年03月19日
公開日（公表日）： 1994年09月30日
要約：

【要約】【目的】設計者による信号遅延時間又は時間差の見積り計算に要する手間を省き、半導体チップ全体での信号遅延時間差を低減させることを目的とする。【構成】表示器上にドライバ42、サブドライバ43a〜43j、固定信号線44a〜44jからなるクロック分配回路41を定義した半導体チップ36を表示する。チップ36をカットラインCL1〜CL3により複数の配置領域37〜40に分割し、集積回路の各機能ブロックを各配置領域37〜40に割り当てる。各配置領域37〜40において各固定信号線44a〜44jに接続されるフリップフロップセル50のクロックスキューを算出し、それを固定信号線44a〜44j上に表示させるとともに、スキューの最大値を強調表示する。最大及び最小スキューを含む配置領域のカットラインを移動してチップ36全体でのクロックスキューを低減する。

請求項（抜粋）：

半導体チップ(36)上の所定位置に同一種類の信号を出力する複数の駆動回路(43a〜43j)が定義され、各駆動回路(43a〜43j)の出力には各駆動回路(43a〜43j)の半導体チップ(36)上の受け持ち範囲を指示する固定信号線(44a〜44j)がそれぞれ定義された半導体チップ(36)を表示器(10)上に表示させ、集積回路を構成する各機能ブロック(A〜D)に対応して半導体チップ(36)を外部からの操作により発生されるカットライン(CL1〜CL3)により複数の配置領域(37〜40)に分割し、各機能ブロック(A〜D)を各配置領域(37〜40)に割り当てるようにした半導体集積回路の設計方法において、前記各配置領域(37〜40)において前記各駆動回路(43a〜43j)の固定信号線(44a〜44j)に接続される負荷セルによる信号遅延時間又は信号遅延時間差を算出し、算出された信号遅延時間又は信号遅延時間差を前記各配置領域(37〜40)における各固定信号線(44a〜44j)に対応して前記表示器(10)上に表示させることを特徴とする半導体集積回路の設計方法。

IPC (3件)：

H01L 21/82 ,  G06F 15/60 370 ,  H01L 27/118

FI (2件)：

H01L 21/82 C ,  H01L 21/82 M