半導体メモリ素子の製造方法

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出願人/特許権者：
代理人 (1件)：小池隆彌
公報種別：公開公報
出願番号（国際出願番号）：特願平11-019394
公開番号（公開出願番号）：特開2000-223666
出願日： 1999年01月28日
公開日（公表日）： 2000年08月11日
要約：

【要約】【課題】膜の結晶化に伴う結晶粒の成長が比較的不均一に進み、膜の表面性が劣化し凹凸を生じやすく、強誘電体膜のリーク電流の増加や絶縁耐圧の低下など強誘電体特性の悪化の原因となる。【解決手段】下部電極7及び強誘電体膜8を形成し、全面に第2の層間絶縁膜12を形成し、強誘電体膜8上の第2の層間絶縁膜12に開口部を形成し、開口部から露出した強誘電体膜8の表面をドライエッチングすることにより、平坦化し、開口部を埋設するように全面に上部電極材料を堆積し、パターニングすることにより、上部電極11を形成する。

請求項（抜粋）：

シリコン基板上にMOSトランジスタを形成し、該MOSトランジスタ上に第1の層間絶縁膜を堆積し、該第1の層間絶縁膜に上記MOSトランジスタのソース・ドレイン拡散層の一方に至るコンタクトホールを形成し、該コンタクトホール内にコンタクトプラグを形成し、該コンタクトプラグを含む上記第1の層間絶縁膜上に下部電極材料及び強誘電体材料を順次堆積し、該下部電極材料及び強誘電体材料を、マスクを用いてパターニングして下部電極及び強誘電体膜を形成し、全面に第2の層間絶縁膜を形成し、上記強誘電体膜上の該第2の層間絶縁膜に開口部を形成し、ドライエッチングを行うことにより、該開口部から露出した上記強誘電体膜の表面を平坦化し、その後、該開口部を埋設するように全面に上部電極材料を堆積し、パターニングすることにより、上部電極を形成することを特徴とする、半導体メモリ素子の製造方法。

IPC (8件)：

H01L 27/10 451 , H01L 27/04 , H01L 21/822 , H01L 27/108 , H01L 21/8242 , H01L 21/8247 , H01L 29/788 , H01L 29/792

FI (5件)：

H01L 27/10 451 , H01L 27/04 C , H01L 27/10 621 B , H01L 27/10 651 , H01L 29/78 371

Fターム (31件)：

5F001AA17 , 5F001AD12 , 5F001AG01 , 5F001AG10 , 5F001AG21 , 5F001AG27 , 5F001AG29 , 5F001AG30 , 5F038AC05 , 5F038AC09 , 5F038AC15 , 5F038AC18 , 5F038DF05 , 5F038EZ14 , 5F038EZ17 , 5F083AD49 , 5F083FR02 , 5F083GA06 , 5F083GA24 , 5F083GA25 , 5F083JA14 , 5F083JA15 , 5F083JA17 , 5F083JA38 , 5F083JA40 , 5F083JA43 , 5F083JA56 , 5F083PR03 , 5F083PR23 , 5F083PR33 , 5F083PR40

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