特許
J-GLOBAL ID：200903075095336510
半導体装置の製法
発明者：
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出願人/特許権者：
代理人 (1件)：
高田 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-308718
公開番号（公開出願番号）：特開平5-145034
出願日： 1991年11月25日
公開日（公表日）： 1993年06月11日
要約：
【要約】【目的】 半導体装置の製造において、より高精度な加工を実現し、歩留りを向上させる。【構成】 Si基板上にMOSトランジスタおよびメモリ用キャパシタを形成し、両者を接続して記憶素子として機能させる半導体装置の製法であって、Si基板に形成されたトレンチ溝の側壁のうち、のちにソース・ドレイン部と第一電極とを電気的に接続する部分(サイドコンタクト部)と、第一電極とSi基板とを電気的に分離するキャパシタ分離用酸化膜を形成する部分とを差別する手法として、窪みにSiチッ化膜を残存させる方法、ポリシリコン膜のサイドウォール形成後のポリシリコンの増速酸化を利用する方法またはSiチッ化膜のサイドウォールを形成する方法を採用した前記製法。
請求項（抜粋）：
Si基板上にMOSトランジスタおよびメモリ用キャパシタを形成し、両者を接続して記憶素子として機能させる半導体装置の製法であって、(1)Si基板上に素子分離用酸化膜を形成する工程と、(2)前記素子分離用酸化膜に隣接するSi基板表面層に接続用拡散層を形成する工程と、(3)えらえれたSi基板の全面に第一酸化膜を堆積させる工程と、(4)前記第一酸化膜および素子分離用酸化膜をパターニングし、前記接続用拡散層に含まれる領域を露出させる工程と、(5)前記露出した接続用拡散層をなすSi基板を部分的に等方性エッチングして接続用拡散層に窪みを形成する工程と、(6)前記窪みが形成された接続用拡散層にSiチッ化膜を堆積したのち、前記Siチッ化膜と前記素子分離用酸化膜を異方性エッチングして、接続用拡散層の窪みにSiチッ化膜を残存させる工程と、(7)前記第一酸化膜をマスク材としてSi基板を所望の深さまで異方性エッチングしてトレンチ溝を形成する工程と、(8)前記トレンチ溝の側面および底面をなすSi基板を酸化してキャパシタ分離用酸化膜を形成する工程と、(9)窪みに残存しているSiチッ化膜を選択的に除去する工程と、(10)前記トレンチ溝に導電性材を堆積し、前記導電性材を異方性エッチングして前記トレンチ溝の側壁部に残して第一電極とする工程と、(11)キャパシタ誘電膜、第二導電膜および第二酸化膜を順次を堆積したのち、前記キャパシタ誘電膜、第二導電膜および第二酸化膜と第一酸化膜の不要部を異方性エッチングしてSi基板を露出させてキャパシタ部を完成させる工程と、(12)露出したSi基板上に第三酸化膜を堆積したのち、異方性エッチングして前記第二酸化膜、第二導電膜、キャパシタ誘電膜および第一酸化膜の側壁部にサイドウォールとして残す工程と、(13)Si基板表面にゲート酸化膜を形成する工程と、(14)前記ゲート酸化膜上にゲート電極をパターニングして形成する工程と、(15)前記ゲート電極の両側にソース・ドレインと呼ばれる不純物層を形成してトランジスタ部を完成させると同時に前記キャパシタ部の第一電極と前記ソース・ドレインとを前記接続用拡散層を通じて接続させる工程とを備えた半導体装置の製法。
IPC (3件)：
H01L 27/108
, H01L 21/76
, H01L 27/04
