クロツク乗換回路

発明者：
出願人/特許権者：
代理人 (1件)：井桁貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-226263
公開番号（公開出願番号）：特開平5-068025
出願日： 1991年09月06日
公開日（公表日）： 1993年03月19日
要約：

【要約】【目的】クロック乗換回路に関し、乗り換えるクロックBの位相変動がクロックAに比し1ビット幅以内なら正しいデータを出力出来るクロック乗換回路の提供を目的とする。【構成】クロックAに同期して直列に入力したデータを3ビットリングカウンタ1の出力パルスを基準とし3ビットの並列信号とする直並列変換器2と、1.5ビット幅パルス生成部3の出力パルスをイネーブル信号としクロックBをクロックとするイネーブル付FF4と、1.5ビット幅パルス生成部3の出力パルスの立ち下がりをクロックBで最初に検出した場合1ビット幅のパルスを出力する立下り検出部5と、立下り検出部5の出力パルスをイネーブル信号としクロックBをクロックとするイネーブル付FF6と、立下り検出部5の出力パルスでセットされる3ビットリングカウンタ7と、イネーブル付FF6の出力の3ビット並列信号を3ビットリングカウンタ7の出力を用いて直列信号とする並直列変換器8とで構成する。

請求項（抜粋）：

第1のクロックの3ビット毎に1ビット幅のパルスを出力する第1の3ビットリングカウンタ(1)と、該第1のクロックに同期して直列に入力したデータを該第1の3ビットリングカウンタ(1)の出力パルスを信号幅の基準とし3ビットの並列信号とする直並列変換器(2)と、該第1の3ビットリングカウンタ(1)の出力パルスを基準とし1.5ビット幅のパルスを出力する1.5ビット幅パルス生成部(3)と、該1.5ビット幅パルス生成部(3)の出力パルスをイネーブル信号とし該出力パルスがHレベルの時該直並列変換器(2)の出力の3ビット並列信号を第2のクロックをクロックとするフリップフロップに取込み、Lレベルの時は該フリップフロップの出力を保持する第1のイネーブル付フリップフロップ(4)と、該1.5ビット幅パルス生成部(3)の出力パルスの立ち下がりを該第2のクロックで最初に検出した場合1ビット幅のパルスを出力する立下り検出部(5)と、該立下り検出部(5)の出力パルスをイネーブル信号とし該出力パルスがHレベルの時該第1のイネーブル付フリップフロップ(4)の3ビット並列信号を該第2のクロックをクロックとするフリップフロップに取込み、Lレベルの時は該フリップフロップの出力を保持する第2のイネーブル付フリップフロップ(6)と、該立下り検出部(5)の出力パルスでセットされ1ビット幅づつ位相のずれた3ビット毎に1ビット幅のパルスを該第2のクロックに同期して出力する第2の3ビットリングカウンタ(7)と、該第2のイネーブル付フリップフロップ(6)の出力の3ビット並列信号を該第2の3ビットリングカウンタ(7)の出力を用いて直列信号とする並直列変換器(8)とよりなることを特徴とするクロック乗換回路。

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