特許

J-GLOBAL ID：200903075166296671

MOS型半導体装置

発明者： 三原 孝行 ,  末吉 聡 ,  内野 秀幸
出願人/特許権者： 富士通株式会社
代理人 (1件)： 柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-307454
公開番号（公開出願番号）：特開平5-206380
出願日： 1991年11月22日
公開日（公表日）： 1993年08月13日
要約：

【要約】【目的】 MOSFETの駆動回路を保護する手段に特徴を有するMOS型半導体装置に関し、忠実な波形の増幅、あるいは、正確なスイッチング動作を維持したままでゲートからの放電電流が駆動回路に流入するのを低減する。【構成】 第1のMOSFET34のゲート電極18とこの第1のMOSFET34を駆動する駆動回路30の間にダイオード36が接続され、このダイオード36の両端の電圧がゲート電極19に印加され、ドレイン電極26が第1のMOSFET34のゲート電極18に接続され、ソース電極28が第1のMOSFET34のソース電極23に接続されており、ゲート電極19に印加された電圧によって第1のMOSFET34のゲート電荷を放電する第2のMOSFET35が設けられている。この場合、ダイオード36と第2のMOSFET35が第1のMOSFET34の上に絶縁層17を介して形成されている。

請求項（抜粋）：

第1のMOSFETのゲート電極と該第1のMOSFETを駆動する駆動回路の間にダイオードが接続され、該ダイオードの両端の電圧がゲート電極に印加され、ドレイン電極が第1のMOSFETのゲート電極に接続され、ソース電極が第1のMOSFETのソース電極に接続されており、ゲート電極に印加される電圧によって第1のMOSFETのゲート電荷を放電する第2のMOSFETが設けられたことを特徴とするMOS型半導体装置。

IPC (5件)：

H01L 27/00 301 ,  G05F 1/56 310 ,  H01L 27/13 ,  H01L 29/784 ,  H03K 17/687

FI (2件)：

H01L 29/78 301 K ,  H03K 17/687 A