特許

J-GLOBAL ID：200903075202273853

メモリ制御装置

発明者： 巽 栄作 ,  島田 和俊 ,  砂川 伸一 ,  長崎 克彦 ,  原田 隆史 ,  松林 一弘 ,  森 重樹
出願人/特許権者： キヤノン株式会社
代理人 (1件)： 小林 将高
公報種別：公開公報
出願番号（国際出願番号）：特願平5-270924
公開番号（公開出願番号）：特開平7-129462
出願日： 1993年10月28日
公開日（公表日）： 1995年05月19日
要約：

【要約】【目的】 同期式メモリのデータバス幅が主制御部のデータバス幅が狭い場合でも、主制御部の動作速度を損なうことなくメモリアクセスを正常に実行できる。【構成】 主制御部としてのプロセッサから同期式DRAM12へのメモリアクセス時に、クロックモジュール13から供給されるメモリクロックに同期してDMAコントローラ14が同期式DRAM12側のデータバス出力をプロセッサのデータバスに振り分けるように出力バス先を切り換え制御する構成を特徴とする。

請求項（抜粋）：

主制御部のデータバス幅よりも数分の1のバス幅となるデータバスを有する同期式メモリと、前記主制御部に対して供給される所定周波数のクロックよりも整数倍高いメモリクロックを前記同期式メモリに供給するクロック供給手段と、前記主制御部から前記同期式メモリアクセス時に、前記メモリクロックに同期して前記同期式メモリ側のデータバス出力を前記主制御部のデータバスに振り分けるように出力バス先を切り換え制御する制御手段とを有することを特徴とするメモリ制御装置。