特許

J-GLOBAL ID：200903075227501702

半導体装置の製造方法

発明者： 橋見 一生
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-235851
公開番号（公開出願番号）：特開平5-074929
出願日： 1991年09月17日
公開日（公表日）： 1993年03月26日
要約：

【要約】【目的】 トレンチの形成方法に関し, トレンチ内へのポリシリコンの埋込を容易にし,且つトレンチを素子分離に使った場合に素子領域に生ずる結晶欠陥を抑制することを目的とする。【構成】 半導体基板1上にトレンチ形成部を開口した耐食刻性の被膜3を形成し,該被膜をマスクにして四塩化シリコン(SiCl4) と窒素(N2)と不活性ガスとを含むガスを用いた異方性エッチング法により該基板をエッチングして開口部が拡がった内壁を有するトレンチ4を該基板に形成するように構成する。

請求項（抜粋）：

半導体基板(1) 上にトレンチ形成部を開口した耐食刻性の被膜(3)を形成し,該被膜(3)をマスクにして四塩化シリコン(SiCl4) と窒素(N2)と不活性ガスとを含むガスを用いた異方性エッチング法により該基板をエッチングして開口部が拡がった内壁を有するトレンチ(4)を該基板に形成することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/76 ,  H01L 21/302