特許

J-GLOBAL ID：200903075228492448

半導体メモリ装置の分離ゲート制御回路

発明者： 呉 承▲ちょる▼ ,  昔 容軾
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 高月 猛
公報種別：公開公報
出願番号（国際出願番号）：特願平5-293192
公開番号（公開出願番号）：特開平6-203600
出願日： 1993年11月24日
公開日（公表日）： 1994年07月22日
要約：

【要約】【目的】バーンインテストモードにおける分離ゲートの絶縁膜破壊を防止でき、チップの信頼性を向上させ得る分離ゲート制御回路を提供する。【構成】信号ISPCは、バーンインテスト時に電源電圧Vcc、ノーマル時に昇圧電圧Vppで供給される。行アドレスをデコードして得られるブロック選択アドレス信号DRAがすべて論理1のときは、駆動回路100B〜400Cからプルアップ回路100C〜400Cに論理0の制御信号が提供され、信号ISPCは分離ゲートITから遮断される。従って、分離ゲートITはVccで制御される。メモリセルアレイブロックMCAjを選択するために信号DRAjが論理0となると、駆動回路100B、200Bから論理1の制御信号が出力され、プルアップ回路100C、200CがOFFとなる。そして、信号ISOiR、ISOkLは論理0、信号ISOjL、ISOjRは信号ISPCに従ってVcc又はVppで分離ゲートITに提供される。

請求項（抜粋）：

ビット線センスアンプを共有するメモリセルアレイブロックと、ビット線センスアンプとメモリセルアレイブロックとの接続状態を制御する分離ゲートと、を備えた半導体メモリ装置の分離ゲート制御回路において、所定のテストモードで第1の電圧を出力し、ノーマルモードで第2の電圧を出力する分離電圧発生回路と、所定のアドレス組合信号に応じて論理状態が変化すると共に、対応するメモリセルアレイブロックの選択がない場合には第2の電圧をもつ選択信号を出力する論理状態感知回路と、対応する論理状態感知回路からの選択信号を入力とし、入力された選択信号の論理組合せに従って第1の論理状態又は第2の論理状態の制御信号を出力すると共に、第1の論理状態の制御信号を出力する際には、入力された選択信号に応じて対応する分離ゲートに分離電圧発生回路の出力を供給する駆動回路と、前記制御信号の第2の論理状態に応答して分離ゲートに第1の電圧を供給するプルアップ回路と、を備えてなることを特徴とする分離ゲート制御回路。

IPC (2件)：

G11C 29/00 303 ,  G11C 11/409

引用特許：

出願人引用 (3件)

• 特開平3-022286
  
• 特開平4-017191
  
• 特開昭60-103587