特許
J-GLOBAL ID：200903075240206345
記憶回路
発明者：
出願人/特許権者：
代理人 (1件)：
熊谷 雄太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平4-143923
公開番号（公開出願番号）：特開平5-342881
出願日： 1992年06月04日
公開日（公表日）： 1993年12月24日
要約：
【要約】【目的】 一つのRAMを外部からの制御信号により同期式または非同期式のいづれでも動作できるものとする。【構成】 非同期式の場合にはアドレスまたは書込み/読出し信号からATD回路10で生成されるラッチパルスを、同期式の場合にはクロック入力を選択しラッチ回路3へのラッチ信号とするセレクタ7と、非同期式の場合には同様にATD回路10で生成されるプリチャージ信号を同期式の場合にはクロック入力を選択しメモリセルアレイ1および入出力コントロール部2へ入力される行デコーダ4および列デコーダ5等のゲート信号とするセレクタ8とを選択信号106により切替えている。
請求項（抜粋）：
アドレス信号と書込み/読出し信号をラッチパルスにより保持するラッチ回路と、保持したアドレスをm×nビット(ここでm、nは1以上の整数)のメモリセルアレイをアクセスするための信号に変換する行アドレスデコーダおよび列アドレスデコーダと、後記メモリセルアレイをアクセスするタイミングを与えるプリチャージ信号で前記行アドレスデコーダの出力および保持した書込み/読出し信号にゲートをかけるゲート回路と、書込み/読出し信号により入力データを後記メモリセルアレイに記憶させるか該メモリセルアレイから得られたデータを出力データとして外部へ出力するかを制御する入出力コントロール部と、デコードされたアドレス信号とプリチャージ信号でアクセスするメモリセルアレイおよびダミーセルブロックと、アドレス信号と書込み/読出し信号のいづれかが変化したことを検知しラッチパルスとプリチャージ信号を発生し前記ダミーセルブロックがアクセスしたことを知らせる信号を得て前記ラッチパルスとプリチャージ信号を制御するATD(Address TransitionDetect)回路と、外部入力クロックと前記ATD回路のラッチパルスとを入力とする第1のセレクタと、前記入力クロックと前記ATD回路のプリチャージ信号とを入力とする第2のセレクタとを有し、選択信号によって内部に供給するラッチパルスとプリチャージ信号を前記第1、第2のセレクタで切替えて供給することを特徴とする記憶回路。
IPC (2件)：
FI (2件)：
G11C 11/34 301 A
, G11C 11/34 L
