特許

J-GLOBAL ID：200903075255050830

薄膜半導体装置及びその製造方法

発明者： 高橋 美朝
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 宮本 恵司
公報種別：公開公報
出願番号（国際出願番号）：特願2002-064795
公開番号（公開出願番号）：特開2003-264291
出願日： 2002年03月11日
公開日（公表日）： 2003年09月19日
要約：

【要約】【課題】低いVthと高濃度のチャネル不純物濃度を達成し、ポリシリコン等の界面準位の大きい活性層に形成したトランジスタのVthのばらつきを改善して低電圧回路の構成を可能にする薄膜半導体装置及びその製造方法の提供。【解決手段】ガラス基板1上に多結晶シリコン層3とゲート絶縁膜4とゲートポリシリコン5を含むゲート電極とで形成されるNチャネルMOSトランジスタとPチャネルMOSトランジスタとを有し、MOSトランジスタのソース/ドレイン8、9形成時やLDD7形成時の不純物注入と同時に又は別工程でゲートポリシリコン5に不純物を注入してNチャネルのゲートポリシリコンをN型、PチャネルのゲートポリシリコンをP型にし、かつ、多結晶シリコン層3の厚さを反転チャネル形成時における空乏層幅より薄くすることにより、Vthのばらつきを低減して低電圧駆動を実現する。

請求項（抜粋）：

透明絶縁性基板上に形成した多結晶シリコン層を活性層とするNチャネルMOSトランジスタとPチャネルMOSトランジスタとを有する薄膜半導体装置において、前記多結晶シリコン上にゲート絶縁膜を介して形成されるゲート電極にポリシリコンを含み、Nチャネルのゲートの前記ポリシリコンがN型、Pチャネルのゲートの前記ポリシリコンがP型であり、かつ、前記活性層の厚さが反転チャネル形成時における空乏層幅より薄く形成されていることを特徴とする薄膜半導体装置。

IPC (4件)：

H01L 29/786 ,  H01L 21/8238 ,  H01L 27/08 331 ,  H01L 27/092

FI (6件)：

H01L 27/08 331 E ,  H01L 29/78 613 A ,  H01L 29/78 617 M ,  H01L 29/78 618 D ,  H01L 29/78 617 L ,  H01L 27/08 321 D

Fターム (50件)：

5F048AA07 ,  5F048AC04 ,  5F048BA16 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB09 ,  5F048BB12 ,  5F048BC06 ,  5F048BC16 ,  5F048BF02 ,  5F048DA25 ,  5F110AA08 ,  5F110AA09 ,  5F110BB04 ,  5F110CC02 ,  5F110DD02 ,  5F110DD13 ,  5F110DD18 ,  5F110EE04 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE32 ,  5F110EE42 ,  5F110EE45 ,  5F110EE48 ,  5F110FF13 ,  5F110FF30 ,  5F110FF32 ,  5F110GG02 ,  5F110GG13 ,  5F110GG25 ,  5F110GG32 ,  5F110GG34 ,  5F110GG45 ,  5F110GG47 ,  5F110GG51 ,  5F110GG52 ,  5F110HJ12 ,  5F110HJ13 ,  5F110HL03 ,  5F110HL22 ,  5F110HM15 ,  5F110NN04 ,  5F110NN24 ,  5F110PP03 ,  5F110PP35 ,  5F110QQ08 ,  5F110QQ11

引用特許：

審査官引用 (4件)

• MIS型半導体装置
  公報種別：公開公報   出願番号：特願平5-048960   出願人：株式会社日立製作所
• 特開平1-310574
  
• 特開昭59-213156
  
• 特開昭58-028871