特許

J-GLOBAL ID：200903075264968815

半導体装置の製造方法

発明者： 久保田 剛 ,  間瀬 康一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平8-344735
公開番号（公開出願番号）：特開平10-189597
出願日： 1996年12月25日
公開日（公表日）： 1998年07月21日
要約：

【要約】【課題】接続孔または配線溝に対する埋め込み材料の埋め込みにおいて、CMPによる研磨の際に、埋め込み部における過剰研磨や、埋め込み部の外縁部における埋め込み材料の残査が発生し、それに伴い発生する断線不良,配線抵抗の上昇,配線抵抗のウエハ面内・面間におけるばらつきによる動作不良或いはエレクトロ・マイグレーションによる寿命の低下といった配線信頼性の劣化が問題となっていた。本発明は上記問題を解決する事を目的とする。【解決手段】隣接するパターンに金属膜を埋め込む際、各パターンの外縁部に、各埋め込み部の面積に対して一定比率以上の面積を有する無パターン領域を設ける。上記一定比率は、接続孔の場合は70%,配線溝の場合は60%とする。

請求項（抜粋）：

半導体基板上に絶縁膜を堆積する工程と、前記絶縁膜に隣接する複数の接続孔を形成する工程と、スパッタにより金属を被膜する工程と、前記金属を熱処理によりリフローさせる工程と、前記リフロー後に接続孔以外に存在する接続孔埋め込み材料を化学的機械研磨により除去する工程を含み、前記絶縁膜の前記接続孔の各外縁部に、前記各接続孔の面積の70%以上の無パターン領域ができる様に各接続孔を離して形成する事を特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/3205 ,  H01L 21/304 321

FI (2件)：

H01L 21/88 K ,  H01L 21/304 321 S