特許

J-GLOBAL ID：200903075282740597

半導体装置

発明者： 秦 田 浩 ,  大 塚 伸 朗
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-273440
公開番号（公開出願番号）：特開2001-102463
出願日： 1999年09月27日
公開日（公表日）： 2001年04月13日
要約：

【要約】【課題】 高速性が要求される装置において、配線アルゴリズムの最適化を可能にする配線レイアウトを有する半導体装置を提供することを目的とする。【解決手段】 配線領域として、高速性が優先する高速バスライン配線領域HWA1、HWA2、HWA3、...と、配線密度が優先する低速バスライン配線領域LWA1、LWA2、LWA3、...とが存在し、複数の回路ブロック列BC1、BC2、...の間に交互に配置されている。これにより、回路ブロック列に含まれる各回路ブロックBLの上端と下端とに高速バスライン配線領域と低速バスライン領域とがそれぞれ配置されるので、必要に応じていずれかの配線領域に接続することができる。これにより、配線アルゴリズムの自動化が可能となる。

請求項（抜粋）：

複数の回路ブロックが第1の方向に沿って配列された複数の回路ブロック列と、高速配線領域と、低速配線領域と、を備え、各々の前記回路ブロック列の間に、前記高速配線領域又は前記低速配線領域が、前記第1の方向に直交する第2の方向に向かって交互に配置されていることを特徴とする半導体装置。

IPC (3件)：

H01L 21/8244 ,  H01L 27/11 ,  H01L 21/82

FI (2件)：

H01L 27/10 381 ,  H01L 21/82 W

Fターム (14件)：

5F064DD25 ,  5F064EE02 ,  5F064EE03 ,  5F064EE09 ,  5F064EE15 ,  5F064EE22 ,  5F064EE26 ,  5F064EE47 ,  5F083GA01 ,  5F083GA09 ,  5F083KA10 ,  5F083KA20 ,  5F083LA11 ,  5F083LA21