特許

J-GLOBAL ID：200903075288048067

半導体メモリ装置およびゲートアレイ装置

発明者： 前野 秀史
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-099272
公開番号（公開出願番号）：特開平5-299621
出願日： 1992年04月20日
公開日（公表日）： 1993年11月12日
要約：

【要約】【構成】 デュアルポートRAMのための改善されたメモリセル回路およびそのレイアウトが開示される。メモリセル回路は、同数のPMOSトランジスタおよびNMOSトランジスタによって構成される。【効果】 ゲートアレイ内の基本セル領域、すなわちp型拡散領域7aおよびn型拡散領域7bが有効に使用され得る。したがって、集積度が向上させる。

請求項（抜粋）：

第1および第2のアクセスポートを介してアクセス可能な半導体メモリ装置であって、半導体基板と、前記基板内に形成され、第1の予め定められたチャネル幅を有する第1導電型の電界効果素子を形成するための第1の素子領域と、前記基板内に形成され、第2の予め定められたチャネル幅を有する第2導電型の電界効果素子を形成するための第2の素子領域と、前記第1および第2の素子領域上に形成されたメモリセルアレイとを含み、前記メモリセルアレイ内の各メモリセルは、電界効果トランジスタによって構成され、データ信号を記憶するデータ記憶手段と、前記データ記憶手段に接続され、前記第1のアクセスポートを介するアクセスのための第1のアクセスゲート電界効果トランジスタと、前記データ記憶手段に接続され、前記第2のアクセスポートを介するアクセスのための第2のアクセスゲート電界効果トランジスタとを備え、前記データ記憶手段を構成する電界効果トランジスタおよび前記第1および第2のアクセスゲート電界効果トランジスタの半数は、前記第1の素子領域内に形成され、残りの半数は、前記第2の素子領域内に形成される、半導体メモリ装置。

IPC (3件)：

H01L 27/118 ,  H01L 27/04 ,  H01L 27/11

FI (2件)：

H01L 21/82 M ,  H01L 27/10 381