特許
J-GLOBAL ID：200903075321390752
高密度メモリ用自己整合化ソースのためのプロセス
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願平9-505822
公開番号（公開出願番号）：特表平10-505961
出願日： 1996年06月21日
公開日（公表日）： 1998年06月09日
要約：
【要約】半導体装置のゲートエッジおよび隣接するソース領域を保護するための改善された方法を開示する。この方法では、自己整合ソースエッチングの際に、ゲートエッジおよび隣接するソース領域を保護するために、1つのタイプのトランジスタのゲートに沿ってスペーサを形成する。さまざまな電圧要件に対し最適化し得るさまざまな幅のスペーサが、同じ集積回路の第2のタイプのトランジスタのゲートに沿って形成される。この方法はEPROM、フラッシュEPROM、EEPROMまたは周辺装置がより高い電圧を維持する必要がある他のメモリセルの形成に特に適用性がある。メモリセルの要件を周辺装置の要件と切り離すことによって、ゲートのスペース決めをより厳密にしかつセルの寸法をより小さくすることができる。
請求項（抜粋）：
(i)半導体本体上のゲート酸化物と、ゲート構造とを有する第1のトランジスタ、(ii)前記第1のトランジスタに隣接し、かつその上に制御ゲートの延長部分を有する前記半導体本体上のフィールド酸化物領域、および(iii)前記半導体本体上のゲート酸化物および前記ゲート酸化物上のゲートを有する第2のトランジスタを含む半導体構造を製造する方法であって、 上記構造上に第1の薄膜層を設けるステップと、 前記薄膜層の部分を異方性エッチングして前記ゲート構造の側部上に比較的狭い第1のスペーサを設け、かつ前記制御ゲートの前記延長部分の側部上に比較的狭い第2のスペーサを設け、前記エッチングが、前記第1の比較的狭いスペーサに隣接する前記半導体本体の部分を露出しかつ前記フィールド酸化物領域を介して前記制御ゲートの前記延長部分に隣接する前記半導体本体の部分を露出し、さらに 前記半導体本体内へイオンを注入するステップと、 結果として得られた構造上に第2の薄膜層を設けるステップと、 結果として得られた構造に異方性エッチングを行なって前記第2のトランジスタのゲートの側部に隣接して第3の比較的広いスペーサを設けるステップとを含む、方法。
IPC (5件)：
H01L 27/115
, H01L 21/8247
, H01L 27/10 481
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, H01L 27/10 481
, H01L 29/78 371
