特許

J-GLOBAL ID：200903075323976118

半導体記憶装置およびその駆動方法

発明者： 江守 孝之
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2000-180760
公開番号（公開出願番号）：特開2001-357681
出願日： 2000年06月12日
公開日（公表日）： 2001年12月26日
要約：

【要約】【課題】複数のメモリトランジスタを並列に書き込むまたは読み出すことができ、ベリファイを含むプログラムの高速化を実現できるソースサイド・チャネルホットエレクトロン注入を行うメモリセルアレイを有する半導体記憶装置およびその駆動方法を提供する。【解決手段】メモリセルを第1メモリトランジスタMT1、第2メモリトランジスタMT2、およびこれらの間にチャネル形成領域を共有するセレクトトランジスタSGにより構成し、ソースサイド・チャネルホットエレクトロン注入を行うMONOS型(MNOS型)不揮発性メモリあるいはフローティングゲート型不揮発性メモリにおいて、ワード線上の数ビットおきにあるビット単位に対し同時プログラムパルス印加を行い、連続して同じビット単位のべリファイを行う。

請求項（抜粋）：

電荷蓄積手段および当該電荷蓄積手段の電荷蓄積量を調整するためのコントロールゲートを有する少なくとも一つのメモリトランジスタと、当該メモリトランジスタとチャネル形成領域を共有する少なくとも一つのセレクトトランジスタを含む複数のメモリセルが配列され、ワード線方向に配列された複数のメモリセルが縦続接続されたメモリセルアレイと、上記ワード線方向に縦続接続された各メモリセルの上記セレクトトランジスタのゲートが共通に接続されたワード線と、プログラム時に、上記メモリトランジスタのコントロールゲートを駆動して上記メモリセルアレイをワード線方向で複数メモリセルおきに電気的に分割し、所定ビット単位でメモリトランジスタのコントロールゲートに対し並列的にプログラムパルス印加を行い、連続して同じビット単位のべリフアイを行う制御手段とを有する半導体記憶装置。

IPC (6件)：

G11C 16/02 ,  G11C 16/04 ,  H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (5件)：

G11C 17/00 611 G ,  G11C 17/00 611 A ,  G11C 17/00 622 C ,  H01L 27/10 434 ,  H01L 29/78 371

Fターム (36件)：

5B025AA03 ,  5B025AA04 ,  5B025AB01 ,  5B025AC01 ,  5B025AD03 ,  5B025AD04 ,  5B025AD05 ,  5B025AE05 ,  5F001AA01 ,  5F001AA03 ,  5F001AA14 ,  5F001AA34 ,  5F001AB03 ,  5F001AC06 ,  5F001AD41 ,  5F001AD51 ,  5F001AD52 ,  5F001AE02 ,  5F001AF05 ,  5F001AF20 ,  5F083EP02 ,  5F083EP18 ,  5F083EP24 ,  5F083EP32 ,  5F083ER02 ,  5F083ER06 ,  5F083ER09 ,  5F083KA05 ,  5F083KA11 ,  5F083LA04 ,  5F083LA05 ,  5F083LA07 ,  5F083LA10 ,  5F083LA12 ,  5F083LA20 ,  5F083ZA21