特許

J-GLOBAL ID：200903075383914120

半導体装置の製造方法及び電子機器

発明者： 久保田 良規
出願人/特許権者： セイコーエプソン株式会社
代理人 (3件)： 上柳 雅誉 ,  須澤 修 ,  宮坂 一彦
公報種別：公開公報
出願番号（国際出願番号）：特願2007-301309
公開番号（公開出願番号）：特開2009-130016
出願日： 2007年11月21日
公開日（公表日）： 2009年06月11日
要約：

【課題】ソース・ドレインと同時にLDDを形成するTFTの製造技術として、半導体層直上にテーパー状のフォトレジスト層をマスクとしてイオン注入を行う技術や、ゲート電極の形状をテーパー状にしたものをマスクとしてイオン注入を行う技術が知られているが、前者の技術では半導体層にフォトレジスト剥離に伴うダメージが蓄積され、TFTの性能や信頼性が低下してしまうという課題がある。後者の技術では、ゲート電極の断面形状を特殊な形に加工するため、TFTの信頼性を下げる懸念事項となるという課題がある。【解決手段】ゲート絶縁層上に、テーパー状のフォトレジスト層を配置し、この層をマスクとしてイオン注入を行う。ゲート電極を特殊な形状に加工する必要がなく、かつ、半導体層表面へのダメージ蓄積が抑制されるため、TFTの性能や信頼性の低下を抑制できる。【選択図】図5

請求項（抜粋）：

ソース領域と、ドレイン領域と、チャネル領域と、ゲート電極と、を有する半導体装置の製造方法であって、 少なくとも表面が絶縁性を有する基板上に配置される半導体層に、絶縁層を形成する工程と、 前記絶縁層上に位置し、前記チャネル領域の少なくとも一部を含む領域上に配置される第1フォトレジスト部と、 前記絶縁層上に位置し、前記ソース領域及び前記ドレイン領域を含む領域上に配置される、厚さが前記第1フォトレジスト部よりも薄く形成される(零を含む)第2フォトレジスト部と、 平面視にて前記第1フォトレジスト部と、前記第2フォトレジスト部とに挟持され、前記第1フォトレジスト部の層厚よりも薄く、かつ前記第2フォトレジスト部の層厚よりも厚い第3フォトレジスト部と、を形成する工程と、 前記絶縁層を通して前記半導体層にイオンを注入した場合、前記半導体層中で不純物濃度がピークを示す、又は不純物濃度のピークが前記半導体層よりも浅い位置に形成されることで、前記絶縁層上に配置される前記第2フォトレジスト部の厚さに応じて単調に不純物濃度が減少する加速エネルギーで行うイオン注入工程と、 前記イオン注入工程の終了後、少なくともアッシング又はウェット剥離のいずれか一方を行う工程と、 を含むことを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/336 ,  H01L 29/786

FI (2件)：

H01L29/78 616A ,  H01L29/78 627C

Fターム (26件)：

5F110AA30 ,  5F110BB01 ,  5F110BB04 ,  5F110CC02 ,  5F110DD02 ,  5F110DD13 ,  5F110FF02 ,  5F110FF29 ,  5F110GG02 ,  5F110GG12 ,  5F110GG13 ,  5F110GG15 ,  5F110GG25 ,  5F110GG45 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HM15 ,  5F110NN03 ,  5F110NN23 ,  5F110NN24 ,  5F110NN72 ,  5F110NN73 ,  5F110PP03 ,  5F110QQ01 ,  5F110QQ17

引用特許：

出願人引用 (2件)

• 半導体装置、半導体装置の製造方法、並びに電気光学装置
  公報種別：公開公報   出願番号：特願2005-117115   出願人：セイコーエプソン株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2001-244237   出願人：株式会社半導体エネルギー研究所