特許

J-GLOBAL ID：200903075387630142

半導体装置のフレーム構造体

発明者： 越智 雅範 ,  細井 重広 ,  上野 豊 ,  今村 壮一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-312113
公開番号（公開出願番号）：特開平9-153577
出願日： 1995年11月30日
公開日（公表日）： 1997年06月10日
要約：

【要約】【課題】この発明は、信号入出力部の電気的分離が充分にとられ、特に高周波領域において良好な特性が確保されるようにする半導体装置のフレーム構造体を提供することを課題とする。【解決手段】フレーム11は、平行に配置したリード片12、13を備え、このリード片12、13のほぼ中央で両者を連結する一体的なベッド14を有する。リード片12、13で挟まれる位置には、この両者に平行にしてベッド14に所定の間隔を挟んで反対方向に延びるようにリード片15、16が設けられ、ベッド14上にマウントされた半導体チップ17に接続される。この半導体チップ17のソース電極はベッド17に接続され、ゲートおよびドレイン電極はそれぞれリード片15、16にボンディングワイヤで接続され、リード片12、13は接地線路を、リード片14、15は信号入出力端子を構成する。18は樹脂材料による外囲器である。

請求項（抜粋）：

所定の間隔を設定して平行に配設された第1および第2の端子ピンとされる第1および第2の細長いリード片と、この第1および第2のリード片のほぼ中央部で、この両者の相互を連結するように形成されたベッドと、前記第1および第2のリード片の相互間に位置し、前記ベッドを挟むようにこのベッドから区画して形成された、第3および第4の端子ピンを構成する前記第1および第2のリード片と平行に設定された第3および第4のリード片とを具備し、前記第1および第2のリード片は接地線路とされると共に、前記第3および第4のリード片は入出力線路とされ、この入出力線路は前記ベッドに搭載される半導体チップに接続されるようにしたことを特徴とする半導体装置のリードフレーム構造体。