特許

J-GLOBAL ID：200903075449065633

データ通信システム

発明者： 大倉 敬規 ,  濱田 卓志 ,  稲田 俊司 ,  山口 伸一朗 ,  冨沢 宏
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 武 顕次郎
公報種別：公開公報
出願番号（国際出願番号）：特願平5-060414
公開番号（公開出願番号）：特開平6-274463
出願日： 1993年03月19日
公開日（公表日）： 1994年09月30日
要約：

【要約】【目的】 周期データ転送時のシステムバス4の負荷を低減させ、周期データ送受信時のデータ伝送路5の占有率を低減させるデータ通信システムを提供する。【構成】 複数の制御計算機がデータ伝送路5に結合され、各制御計算機は、CPU1と主メモリ2とシステムバス4と、システムバス4とデータ伝送路5間に接続され、制御部6と周期データメモリ7内蔵の通信コントローラ3を具備し、周期的に得られる周期データを、データ伝送路5を介して複数の制御計算機間で送受信し、CPU1が主メモリ2の格納周期データを用いて所要のデータ処理を行うデータ通信システムにおいて、通信コントローラ3は、少なくとも自制御計算機内で必要とする周期データを受信し、この受信した周期データを主メモリ2に格納させ、主メモリ2に格納されている送信すべき周期データの中で、更新された周期データのみを読み出し、データ伝送路5に送信させる。

請求項（抜粋）：

複数の制御計算機がデータ伝送路に結合されており、各制御計算機は、1個以上のCPUと、主メモリと、前記各CPU及び主メモリに接続されたシステムバスと、前記システムバスと前記データ伝送路間に接続され、制御部及び周期データを収納するメモリを内蔵した通信コントローラを具備し、周期的に得られる周期データを、前記データ伝送路を介して前記複数の制御計算機間で送受信を行い、前記各CPUが前記主メモリに格納されている前記周期データを用いて所要のデータ処理を行うデータ通信システムにおいて、前記通信コントローラは、少なくとも自制御計算機内で必要とする前記周期データを受信し、この受信した周期データを前記主メモリ内に格納させ、また、前記主メモリ内に格納されている送信すべき前記周期データの中で、更新された前記周期データのみを読み出した後、前記データ伝送路に送信させることを特徴とするデータ通信システム。

IPC (2件)：

G06F 15/16 320 ,  H04L 12/40

引用特許：

審査官引用 (4件)

• 特開平4-133540
  
• 特開昭63-245741
  
• 特開平3-283943
  
• 特開平4-033442