特許

J-GLOBAL ID：200903075507092751

バスアービタ及び通信機器

発明者： 葉山 宏幸
出願人/特許権者： 日立電線株式会社
代理人 (1件)： 絹谷 信雄
公報種別：公開公報
出願番号（国際出願番号）：特願平5-171474
公開番号（公開出願番号）：特開平6-243092
出願日： 1993年07月12日
公開日（公表日）： 1994年09月02日
要約：

【要約】【目的】 通信制御LSIのデータ転送時にオーバーランやアンダーラン等のエラーを低減させることができ、連続したデータ転送が発生してもCPUの待ち時間を最小限にすることができるバスアービタ及び通信機器を提供する。【構成】 データの送受信を行う複数の通信制御LSI,メモリ,CPUを有し、かつ複数の通信制御LSIとメモリとを接続する1つの内部バスを有し、さらに各通信制御LSIとメモリ間のデータ転送に対して内部バスの使用権を調停すべく、各通信制御LSIからのバス占有要求を受けると共に特定の通信制御LSIにバス占有許可を与えるバスアービタ14を有する通信機器において、バスアービタ14は、各通信制御LSIからのバス占有要求のいずれを優先させるかの優先度の設定を、各通信制御LSIの通信頻度を監視するCPUからの指令によってダイナミックに変更するようにしたことを特徴としている。

請求項（抜粋）：

データの送受信を行う複数の通信制御LSI,メモリ,CPUのデバイスを有し、かつ、これらデバイスを接続する1つの内部バスを有し、さらに各デバイス間のデータ転送に対して前記内部バスの使用権を調停すべく、各デバイスからのバス占有要求を受けると共に特定のデバイスにバス占有許可を与えるバスアービタを有する通信機器において、各デバイスからの前記バス占有要求のいずれを優先させるかの優先度の設定を、各デバイスの通信頻度を監視する前記CPUからの指令によってダイナミックに変更するようにしたことを特徴とするバスアービタ。

IPC (2件)：

G06F 13/362 510 ,  G06F 13/00 353