特許
J-GLOBAL ID：200903075526487082
クロック発生回路
発明者：
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出願人/特許権者：
代理人 (1件)：
大日方 富雄
公報種別：公開公報
出願番号（国際出願番号）：特願平8-140049
公開番号（公開出願番号）：特開平9-326689
出願日： 1996年06月03日
公開日（公表日）： 1997年12月16日
要約：
【要約】 (修正有)【課題】 従来のディレイライン型PLL回路を用いたクロック発生回路は、内部の遅延回路の遅延時間の可変幅が小さいと1周期分の遅延時間が得られないことがあり、その場合には同期クロックを発生させることができない。【解決手段】 ディレイライン型PLL回路を用いたクロック発生回路において遅延回路をその制御電圧に応じて遅延時間の変化する論理ゲート回路を2n個縦続接続して構成するとともに、上記遅延回路を構成する論理ゲート回路と同一の論理ゲート回路を半分のn個縦続接続したリングオシレータと、該リングオシレータの発振信号と基準クロック信号の周波数を比較する周波数比較器とを設け、該周波数比較器の出力と上記位相比較器の出力とに基づいて制御電圧を形成して上記遅延回路とリングオシレータを制御するように構成した。
請求項（抜粋）：
位相比較器とローパスフィルタと遅延回路を備え、入力された基準クロック信号を遅延回路で遅らせることにより、基準クロックと位相の一致した同期クロックを発生させるディレイライン型PLL回路を用いたクロック発生回路において、上記遅延回路を上記ローパスフィルタからの制御電圧に応じて遅延時間の変化する論理ゲート回路を2n個縦続接続して構成するとともに、上記遅延回路を構成する論理ゲート回路と同一構成の論理ゲート回路を半分のn個縦続接続したリングオシレータと、該リングオシレータの発振信号と基準クロック信号の周波数を比較する周波数比較器とを設け、該周波数比較器の出力と上記位相比較器の出力とに基づいて制御電圧を形成して上記遅延回路とリングオシレータを制御するように構成したことを特徴とするクロック発生回路。
IPC (4件)：
H03L 7/00
, H03H 11/26
, H03K 3/354
, H03L 7/087
H03L 7/00 B
, H03H 11/26 A
, H03K 3/354 B
, H03L 7/08 P
