特許

J-GLOBAL ID：200903075539409749

回路配置配線方法及びそれを用いる半導体装置

発明者： 小林 宏行
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 宮田 金雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-300643
公開番号（公開出願番号）：特開2001-118931
出願日： 1999年10月22日
公開日（公表日）： 2001年04月27日
要約：

【要約】【課題】 寄生容量あるいは抵抗負荷を小さくし、チップの高速化または高信頼性を維持しつつ、信号波形の鈍りに対する考慮を行う回路配置配線方法及びそれを用いる半導体装置を得ることである。【解決手段】 チップ上の回路の配置情報を基に、回路間の配置配線の容量あるいは抵抗情報を蓄積し、設定されたしきい値を超過する回路間の配置配線にREP17を設ける。

請求項（抜粋）：

チップ上の回路の配置、配線を決定する回路配置配線方法において、前記チップ上の回路の配置情報を基に、前記回路間の前記配線の容量あるいは抵抗情報を蓄積し、設定されたしきい値を超過する前記回路間の前記配線にバッファを設けることを特徴とする回路配置配線方法。

IPC (4件)：

H01L 21/82 ,  G06F 17/50 ,  H01L 27/04 ,  H01L 21/822

FI (4件)：

H01L 21/82 B ,  G06F 15/60 658 U ,  H01L 21/82 C ,  H01L 27/04 F

Fターム (28件)：

5B046AA08 ,  5B046BA04 ,  5B046JA01 ,  5F038BE07 ,  5F038CA03 ,  5F038CA17 ,  5F038CD08 ,  5F038CD09 ,  5F038CD12 ,  5F038CD13 ,  5F038EZ09 ,  5F038EZ10 ,  5F038EZ20 ,  5F064AA04 ,  5F064BB07 ,  5F064BB26 ,  5F064DD07 ,  5F064DD20 ,  5F064DD22 ,  5F064DD25 ,  5F064DD42 ,  5F064EE08 ,  5F064EE42 ,  5F064EE43 ,  5F064EE45 ,  5F064HH09 ,  5F064HH10 ,  5F064HH11