特許

J-GLOBAL ID：200903075550656570

フラッシュメモリの製造方法

発明者： 金 占 壽 ,  鄭 盛 文
出願人/特許権者： 株式会社ハイニックスセミコンダクター
代理人 (2件)： 中川 周吉 ,  中川 裕幸
公報種別：公開公報
出願番号（国際出願番号）：特願2002-369363
公開番号（公開出願番号）：特開2004-056072
出願日： 2002年12月20日
公開日（公表日）： 2004年02月19日
要約：

【課題】フラッシュメモリのSTI工程時にセル領域と周辺回路領域のトレンチ深さを異ならせて形成することが可能なフラッシュメモリの製造方法を提供する。【解決手段】半導体基板上にパッド酸化膜及びパッド窒化膜を順次蒸着する段階と、トレンチの幅によるエッチング角度及びエッチングターゲットを調節して、セル領域と周辺回路領域に対してそれぞれ異なる深さを有するトレンチを形成する段階と、前記周辺回路領域のトレンチを前記セル領域のトレンチよりさらに深く形成する段階と、全体構造の上部面にトレンチ絶縁膜を蒸着してトレンチ内を埋め込む段階と、トレンチ絶縁膜に対する平坦化工程及びストリップ工程を行って、上部構造が突出形状を有するトレンチ絶縁膜を形成する段階と、イオン注入工程によってウェル領域を形成する段階と、トンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートを形成する段階とを備える。【選択図】 図3

請求項（抜粋）：

(a)半導体基板上にパッド酸化膜及びパッド窒化膜を順次蒸着する段階と、 (b)素子分離膜の形成のためのマスクを用いて前記パッド窒化膜、パッド酸化膜及び基板をエッチングしてトレンチを形成する際、トレンチの幅によるエッチング角度及びエッチングターゲットを調節して、セル領域と周辺回路領域に対してそれぞれ異なる深さを有するトレンチを形成し、前記周辺回路領域のトレンチを前記セル領域のトレンチよりもさらに深く形成する段階と、 (c)全体構造の上部面にトレンチ絶縁膜を蒸着してトレンチ内を埋め込む段階と、 (d)前記トレンチ絶縁膜に対する平坦化工程及びストリップ工程を行って、上部構造が突出形状を有するトレンチ絶縁膜を形成する段階と、 (e)イオン注入工程によってウェル領域を形成する段階と、 (f)トンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートを形成する段階とを含むことを特徴とするフラッシュメモリの製造方法。

IPC (6件)：

H01L21/8247 ,  H01L21/76 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

FI (4件)：

H01L29/78 371 ,  H01L27/10 481 ,  H01L27/10 434 ,  H01L21/76 L

Fターム (24件)：

5F032AA35 ,  5F032AA40 ,  5F032AA44 ,  5F032AA45 ,  5F032AA46 ,  5F032CA03 ,  5F032CA17 ,  5F032DA04 ,  5F032DA22 ,  5F032DA33 ,  5F083EP02 ,  5F083EP22 ,  5F083EP55 ,  5F083EP56 ,  5F083JA04 ,  5F083NA01 ,  5F083NA06 ,  5F083PR40 ,  5F083ZA03 ,  5F101BA01 ,  5F101BA29 ,  5F101BA36 ,  5F101BB02 ,  5F101BD35

引用特許：

審査官引用 (1件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平11-128029   出願人：日本電気株式会社