特許

J-GLOBAL ID：200903075567461730

半導体装置及びその製造方法

発明者： 西村 美智夫 ,  斉藤 和彦 ,  保田 正之 ,  早川 崇 ,  田中 道夫 ,  江崎 祐治 ,  湯原 克夫 ,  大塚 実 ,  熊井 寿和 ,  趙 成沫 ,  帰山 敏之 ,  北村 恵三 ,  関口 敏宏 ,  只木 芳隆 ,  村田 純 ,  青木 英雄 ,  紺野 秋彦 ,  勝山 清美 ,  鳥居 善三 ,  徳永 尚文
出願人/特許権者： 日本テキサス・インスツルメンツ株式会社 ,  株式会社日立製作所
代理人 (1件)： 佐々木 聖孝
公報種別：公開公報
出願番号（国際出願番号）：特願平7-248499
公開番号（公開出願番号）：特開平9-074174
出願日： 1995年09月01日
公開日（公表日）： 1997年03月18日
要約：

【要約】【課題】 衝立型キャパシタにおいて電極の膜厚を十分かつ均一にしてその要求性能を満たすと共に、集積度を向上させ、正常動作を確実に行える信頼性の良好な半導体装置及びその製造方法を提供すること。【解決手段】 P- 型シリコン基板1上に複数のスタックセルキャパシタCAPが所定の間隔を置いて並置され、これらのキャパシタがほぼ垂直筒状の下部電極(円筒状ポリシリコン層96)と誘電体膜(シリコンナイトライド膜77)と上部電極(ポリシリコンのプレート電極78)とによってそれぞれ形成されていると共に、その並置方向において前記間隔が前記下部電極の内径よりも小さくなっているダイナミックRAM等の半導体装置。

請求項（抜粋）：

半導体基体上に複数の衝立型キャパシタが所定の間隔を置いて並置され、これらの衝立型キャパシタがほぼ垂直筒状の下部電極と誘電体膜と上部電極とによってそれぞれ形成されていると共に、その並置方向において前記間隔が前記下部電極の内径よりも小さくなっている半導体装置。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 27/10 621 C ,  H01L 27/04 C