特許
J-GLOBAL ID：200903075614833640
半導体集積回路装置
発明者：
出願人/特許権者：
代理人 (1件)：
尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平7-035899
公開番号（公開出願番号）：特開平8-213577
出願日： 1995年02月02日
公開日（公表日）： 1996年08月20日
要約：
【要約】【目的】 低消費電流の機能ブロックや未使用セルでの配線領域を確保できるようにするとともに、大消費電流の機能ブロックのみ電流供給能力を高める。【構成】 図の右側の2セルにより4倍のゲート幅のインバータが構成されている。第1層電源線1a、1bは、n型拡散層7a〜7d又はp型拡散層8a〜8dを横切って配線され、第2層の電源線2a、2b、2cは、セル間に縦方向に配線される。第1層の電源線1a、1bはスルーホールを介して第2層の電源線2b、2aに接続されると共にコンタクトホールを介してn型拡散層7a、7b;8a、8bと接続される。第1層の電源線1a、1bに沿って、この電源線を強化する為の第1層の強化電源配線4a、4bが配線され、これらの強化電源配線もスルーホールを介して第2層の電源線2b、2aと接続されるとともに、コンタクトホールを介してn型拡散層又はp型拡散層に接続される。
請求項（抜粋）：
ゲート電極とこのゲート電極を挟むp型拡散層およびn型拡散層とを備えた基本セルが規則的に配置され、前記ゲート電極に直交し前記n型拡散層を横切る第1の第1層電源線と、前記ゲート電極に直交し前記p型拡散層を横切る第2の第1層電源線と、複数の基本セル置きに交互に形成された前記ゲート電極と並行に走る第1および第2の第2層電源線とを備え、第1、第2の第1層電源線がそれぞれ第1、第2の第2層電源線とスルーホールを介して接続され、選択された基本セルに所望の配線が施されて機能ブロックが構成されている半導体集積回路装置において、消費電流の大きい機能ブロックには前記第1および第2の第1層電源線に接してこれを補強する追加の電源線が設けられこれらの追加の電源線は別途他の層の電源線に接続されていることを特徴とする半導体集積回路装置。
IPC (2件)：
FI (2件)：
H01L 21/82 M
, H01L 21/82 L
