特許

J-GLOBAL ID：200903075682037461

半導体装置及びその製造方法

発明者： 舟木 正紀
出願人/特許権者： 日本ビクター株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平6-055150
公開番号（公開出願番号）：特開平7-240417
出願日： 1994年02月28日
公開日（公表日）： 1995年09月12日
要約：

【要約】【目的】 配線容量を低減させて、LSIの動作速度を向上させる。【構成】 n型基板11上にp型ウェル12を形成し、このp型ウェル12の表面に不純物を導入してn+ 型領域13を形成し、さらにこのn+ 型領域13内の表面にp型不純物を導入して、p+ 型領域16を形成した後、酸化膜14と配線15を設けたものである。そして、p型ウェル12とn+ 型領域13との間のpn接合部分及びn+ 型領域13とp+ 型領域16との間のpn接合部分に生じるそれぞれの空乏層の作用により、2つの容量が直列に繋がるので、従来よりも配線-ウェル間の容量を減少させることができる。

請求項（抜粋）：

第1の導電型を有する半導体基板上に絶縁膜を挟んで形成された配線電極と、この配線電極の下方の前記半導体基板表面側に形成された第2の導電型を有する第1の領域とを備えた半導体装置において、前記第2の導電型を有する第1の領域内部の前記半導体基板に接しない位置に第1の導電型を有する第2の領域が形成され、この第2の領域の深さ方向の幅を配線電極に電圧をかけた時に形成される空乏層の幅よりも大きくしたことを特徴とする半導体装置。

FI (2件)：

H01L 21/88 J ,  H01L 21/88 Z

引用特許：

審査官引用 (4件)

• 特開平1-260842
  
• 特開昭62-126653
  
• 特開平4-139744
  
• 特開昭60-137050