特許
J-GLOBAL ID：200903075713397186

メモリ制御装置

発明者：
宮原 忠義

宮原 忠義 について


出願人/特許権者：
株式会社リコー

株式会社リコー について


代理人 (1件)： 酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2001-290163
公開番号（公開出願番号）：特開2003-099321
出願日： 2001年09月21日
公開日（公表日）： 2003年04月04日
要約：
【要約】【課題】 前もってWriteしたアドレスに対し、PDLの値を変えながらReadアクセスし、正しい値が読めたかでPDLに設定する最適遅延時間を認識し、有効領域内でReadデータをラッチすること。【解決手段】 DDR-SDRAM14〜16にデータを読み書きするメモリシステムに対し、データストローブ信号DQSを遅延させてディレイ調整するディレイ調整手段(図示せず)を備え、ある特定の値を特定のアドレスに書き込み、ディレイ調整手段のディレイ値を変更し、アドレスと同じアドレスへ読み込み、両者の値を比較して認識し、当該認識した読み込み可能範囲の中間値をディレイ調整手段に設定するメモリ制御部10を備える。
請求項（抜粋）：
DDR-SDRAMにデータの読み書きを行なうメモリシステムに対し、データストローブ信号を遅延させてディレイ調整を行なうディレイ調整手段を備えたメモリ制御装置において、ある特定の値を特定のアドレスに書き込み、前記ディレイ調整手段のディレイ値を変更しながら、前記アドレスと同じアドレスへ読み込み、両者の値を比較して認識し、当該認識した読み込み可能範囲の中間値を前記ディレイ調整手段に設定するメモリ制御手段を備えたことを特徴とするメモリ制御装置。
IPC (2件)：
G06F 12/00 564 ,  G06F 12/00 597
FI (2件)：
G06F 12/00 564 D ,  G06F 12/00 597 D
Fターム (1件)：
5B060CC01
引用特許：
審査官引用 (4件)
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