特許

J-GLOBAL ID：200903075729008392

メモリデバイスアクセス方法および同期型メモリデバイス

発明者： バイプル シー.パテル ,  ロジャー ディー.ノーウッド
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-048966
公開番号（公開出願番号）：特開平8-212773
出願日： 1995年01月31日
公開日（公表日）： 1996年08月20日
要約：

【要約】【目的】 同期型メモリデバイスの高速動作を可能とする。【構成】 タイミング/コントロール回路28によって、タイミング/コントロール入力を受信する。行アドレスバッファ38および行アドレスデコーダ40,42と列デコーダ58,60,62,64とによって、メモリセクション30,32,34,36の行および列をそれぞれイネーブルする。列デコーダ58,60,62,64によって、カウンタ52,54,48,50とアダー46とラッチ56とから受信したアドレスをデコードする。カウンタ52,54,48,50およびアダー46によって、メモリセクション30,32,34,36からのデータをプリフェッチすることができる。出力バッファによって、システムクロックに同期して、複数のメモリセクション30,32,34,36からのデータを交互に選択して出力する。

請求項（抜粋）：

データをストアするに当り、アドレス/コントロール入力を受信すると共に、内部コントロール信号を発生することが可能なタイミング/コントロール回路と、これらコントロール入力の1つには、システム周波数で動作するシステムクロックが含まれており;複数個のメモリセクションを包含したメモリバンクと、これらメモリセクションの各々には、行および列に配列したメモリセルのアレイが設けられ;前記タイミング/コントロール回路に接続され、前記メモリセクションの各々内の行をイネーブルすることができる行デコーダと;前記タイミング/コントロール回路に接続され、前記メモリセクションの各々内の列を、ほぼ同時に且つ、同期的にイネーブルすることができる列デコーダと;前記メモリバンクに接続された出力バッファとを具備し、この出力バッファによって、メモリセクションの各々からデータをほぼ同時に受信すると共に、システム周波数に同期して、前記メモリセクションからのデータを交互に出力したことを特徴とする同期型メモリデバイス。