特許
J-GLOBAL ID：200903075746646521
ユニバーサルPECL/LVDS出力構成回路
発明者：
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出願人/特許権者：
代理人 (1件)：
吉武 賢次 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-222962
公開番号（公開出願番号）：特開2003-152522
出願日： 2002年07月31日
公開日（公表日）： 2003年05月23日
要約：
【要約】 (修正有)【課題】 モトローラECL特性を標準PECL終端方式で近似するCMOSトランジスタを用いたポジティブECL出力を実現する。【解決手段】 切換え可能な電流源を用いてPECL出力を製造することによって、PECL出力は低電圧VDS(Low Voltage Differential Signaling(LVDS))構成回路に集積され得る。本発明により、ユーザは、特定の回路素子を各送信技術に適用可能とすることによって、制御論理を介してPECLとLVDSとの出力を切り換えることが可能になる。本発明に従って1つのICデバイス上に2つのドライバを組み合わせることは、システム設計者に、2つの別個の送信方式で同一の回路を使用するという自由度を与える。それにより、設計者は、設計のために一方の出力特性を用いるかまたは他方の出力特性を用いるかを選択することができる。
請求項（抜粋）：
第1の出力ポートを有する第1の出力ブロックと、第2の出力ポートを有する第2の出力ブロックとを備え、前記第1および第2の出力ブロックは、第1の外部制御信号に応じて、第1の送信方式に適合させて、前記第1および第2の出力ポートにおいて第1の出力特性をもたらすように、並びに、第2の外部制御信号に応じて、第2の送信方式に適合させて、前記第1および第2の出力ポートにおいて第2の出力特性をもたらすように構成されている出力回路。
IPC (2件)：
H03K 19/0175
, H03K 19/0948
H03K 19/00 101 F
, H03K 19/094 B
5J056AA04
, 5J056BB00
, 5J056CC01
, 5J056DD12
, 5J056DD29
, 5J056DD51
, 5J056EE06
, 5J056EE08
, 5J056FF07
, 5J056GG05
