特許
J-GLOBAL ID：200903075749238254
電子素子部のバリア性薄膜封止構造、表示装置、電子機器、及び電子素子部の製造方法
発明者：
出願人/特許権者：
代理人 (3件)：
西 和哉
, 志賀 正武
, 青山 正和
公報種別：再公表公報
出願番号（国際出願番号）：JP2003000268
公開番号（公開出願番号）：WO2003-061346
出願日： 2003年01月15日
公開日（公表日）： 2003年07月24日
要約：
本発明は、表示装置自体の厚さを薄くし、しかも水分や酸素に対するバリア性を充分に確保して発光層の劣化を防止できる表示装置及びその封止構造及びこの表示装置を備えた電子機器並びに表示装置の製造方法を提供する。本発明は、少なくとも基体2上に形成された電子素子部3上に、平坦化樹脂層14cとバリア層14dとが1以上ずつ積層されてなる多層封止膜14bを積層することにより電子素子部3を封止する構造であり、基体2上に電子素子部3を内側に囲む環状の堰止部14aが形成され、平坦化樹脂層14cが堰止部14aの内側に形成されていることを特徴とする電子素子部3のバリア性薄膜封止構造を採用する。
請求項（抜粋）：
少なくとも基体上に形成もしくは取り付けられた電子素子部上に、平坦化樹脂層とバリア層とが1以上ずつ積層されてなる多層封止膜を積層することにより前記電子素子部を封止する構造であり、
前記基体上に該電子素子部全体もしくは一部を内側に囲む環状の堰止部が形成され、前記平坦化樹脂層が前記堰止部の内側に形成されていることを特徴とする電子素子部のバリア性薄膜封止構造。
IPC (2件)：
FI (2件)：
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