特許

J-GLOBAL ID：200903075803476247

配線形成方法

発明者： 佐藤 浩
出願人/特許権者： 東京エレクトロン株式会社
代理人 (1件)： 須山 佐一
公報種別：公開公報
出願番号（国際出願番号）：特願2002-016049
公開番号（公開出願番号）：特開2003-218061
出願日： 2002年01月24日
公開日（公表日）： 2003年07月31日
要約：

【要約】【課題】 埋め込み時間を短縮することができ、かつ導通不良を低減させることができる配線形成方法を提供する。【解決手段】 ウエハW上に形成された低誘電率絶縁膜2のビアホール面2aにのみバリア膜5及びシード膜6を形成する。次いで、低誘電率絶縁膜2上に、ビアホール4上に貫通孔8aを有するレジストパターン8を形成する。その後、ビアホール4内に還元剤9を噴霧した後、無電解メッキ液11に浸漬させて金属12をビアホール4内に埋め込む。最後に、レジストパターン8を取り除く。

請求項（抜粋）：

基板上の層間絶縁膜に開口を形成する開口形成工程と、前記層間絶縁膜の開口面にのみバリア膜を形成するバリア膜形成工程と、前記層間絶縁膜上に、感光剤で前記開口上に貫通孔を有するマスクを形成するマスク形成工程と、前記バリア膜の内側に還元剤を供給する還元剤供給工程と、前記バリア膜の内側に無電解メッキ液を供給して、前記バリア膜の内側に金属を埋め込む無電解メッキ工程と、前記層間絶縁層上から前記マスクを除去するマスク除去工程と、を具備することを特徴とする配線形成方法。

IPC (4件)：

H01L 21/288 ,  C23C 18/16 ,  H01L 21/3205 ,  H01L 21/768

FI (4件)：

H01L 21/288 Z ,  C23C 18/16 B ,  H01L 21/88 K ,  H01L 21/90 A

Fターム (65件)：

4K022AA02 ,  4K022AA05 ,  4K022AA41 ,  4K022BA01 ,  4K022BA03 ,  4K022BA08 ,  4K022BA18 ,  4K022CA06 ,  4K022CA07 ,  4K022DA01 ,  4K022DB02 ,  4K022DB03 ,  4K022DB04 ,  4K022DB06 ,  4K022EA03 ,  4M104BB04 ,  4M104CC01 ,  4M104DD07 ,  4M104DD08 ,  4M104DD15 ,  4M104DD20 ,  4M104DD37 ,  4M104DD53 ,  4M104DD64 ,  4M104EE08 ,  4M104EE14 ,  4M104FF18 ,  4M104FF22 ,  4M104HH04 ,  4M104HH08 ,  4M104HH12 ,  4M104HH14 ,  4M104HH15 ,  5F033JJ07 ,  5F033JJ11 ,  5F033JJ13 ,  5F033JJ14 ,  5F033JJ33 ,  5F033KK07 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP28 ,  5F033PP33 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ19 ,  5F033QQ26 ,  5F033QQ28 ,  5F033QQ37 ,  5F033RR11 ,  5F033RR22 ,  5F033RR27 ,  5F033SS11 ,  5F033XX01 ,  5F033XX03 ,  5F033XX07 ,  5F033XX10 ,  5F033XX13 ,  5F033XX21 ,  5F033XX24 ,  5F033XX28 ,  5F033XX33