特許

J-GLOBAL ID：200903075807192871

デュアルゲートCMOS型半導体装置の製造方法

発明者： 石田 守
出願人/特許権者： 株式会社リコー
代理人 (1件)： 野口 繁雄
公報種別：公開公報
出願番号（国際出願番号）：特願平5-088124
公開番号（公開出願番号）：特開平6-275788
出願日： 1993年03月22日
公開日（公表日）： 1994年09月30日
要約：

【要約】【目的】 デュアルゲートCMOS型半導体装置を製造する際に、プロセス温度を下げてボロンの拡散を抑えるとともに、N型ポリシリコンゲート電極の部分空乏化や高抵抗化を防ぐ。【構成】 シリコン基板10上のゲート酸化膜14上に膜内にN型不純物が均一に存在したN型導電性ポリシリコン膜15を形成し、PMOSFET形成領域のポリシリコン膜15にボロンをイオン注入してP型ポリシリコン膜15bに変える。ポリシリコン膜15a,15bをパターン化してゲート電極17a,17bを形成する。その後、両MOSFET用にゲート電極をマスクとしてセルフアラインで不純物を基板に導入する。導入不純物の活性化温度は800〜900°Cと低めに設定する。

請求項（抜粋）：

以下の工程(A)から(D)を含むデュアルゲートCMOS型半導体装置の製造方法。(A)シリコン基板上にゲート酸化膜を介してN型導電性ポリシリコン膜を形成する工程、(B)NチャネルMOS型素子形成領域をレジストで被い、PチャネルMOS型素子形成領域のポリシリコン膜にP型不純物を導入してそのPチャネルMOS型素子形成領域のポリシリコン膜をP型導電性に変える工程、(C)前記ポリシリコン膜をパターン化してNチャネル型MOS素子形成領域とPチャネル型MOS素子形成領域とにそれぞれゲート電極を形成する工程、(D)Nチャネル型MOS素子形成領域とPチャネル型MOS素子形成領域の基板に少なくともソース領域とドレイン領域を形成するために、それぞれの導電型の不純物を導入する工程。

IPC (2件)：

H01L 27/092 ,  H01L 21/265

FI (3件)：

H01L 27/08 321 D ,  H01L 21/265 Q ,  H01L 21/265 P