特許

J-GLOBAL ID：200903075824333543

半導体記憶装置

発明者： 大森 秀雄 ,  伊藤 和弥
出願人/特許権者： 株式会社日立製作所 ,  日立デバイスエンジニアリング株式会社
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平5-092750
公開番号（公開出願番号）：特開平6-302185
出願日： 1993年04月20日
公開日（公表日）： 1994年10月28日
要約：

【要約】【目的】 本発明の目的は、シンクロナスDRAMにおけるカラムアドレス発生回路の簡素化を図ることにある。【構成】 カラムアドレスの初期値を排他的論理演算に関与させる第1モード、及びカラムアドレスの初期値を排他的論理演算に関与させない第2モードを切換えるための制御論理を含んでカラムアドレス生成回路27を構成することにより、バーストモードで指定する2種類のカラムアドレススキャンニングにおいて、1種類のカウンタの共有を可能として、シンクロナスDRAMにおけるカラムアドレス発生回路の簡素化を図る。

請求項（抜粋）：

カラムアドレスを発生するためのカラムアドレス生成回路を有し、所望のワード線を選択した状態でカラムアドレスを順次変化させることにより、メモリセルの連続アクセスを可能とする半導体記憶装置において、上記カラムアドレス生成回路は、設定された初期値を基準として歩進動作するカウンタと、このカウンタの出力値とカラムアドレスの初期値との排他的論理演算を行うための排他的論理回路と、カラムアドレスの初期値を上記排他的論理演算に関与させる第1モード、及びカラムアドレスの初期値を上記排他的論理演算に関与させない第2モードを切換えるための制御論理とを含み、上記排他的論理回路の出力に基づいてカラムアドレスを得るようにされて成ることを特徴とする半導体記憶装置。