特許

J-GLOBAL ID：200903075837817221

半導体集積回路、そのテスト回路及びそのテスト方法

発明者： 工藤 和也
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-269092
公開番号（公開出願番号）：特開2001-091592
出願日： 1999年09月22日
公開日（公表日）： 2001年04月06日
要約：

【要約】【課題】テスト端子数を少なくすると共に、回路規模を小さくした半導体集積回路のテスト回路及びそのテスト方法を提供する。【解決手段】テスト対象ブロック11の出力期待値として予めデジタルコード化されたシリアル入力信号を並列化して出力するシフトレジスタ12と、このシフトレジスタ12の並列出力をデコードするデコーダ13と、このデコーダ13によりデコードした結果の各出力期待値を、前記テスト対象ブロック11の各出力値との一致検出をそれぞれ行う一致検出回路ブロック14と、この一致検出回路ブロックの各一致検出が全て一致していることを検出して良否判定をする論理回路15とが、前記テスト対象ブロックと共に1つのチップに実装され、前記良否判定結果を一つの端子で行うことを特徴とする。

請求項（抜粋）：

テスト対象ブロックの出力期待値として予めデジタルコード化されたシリアル入力信号を並列化して出力するシフトレジスタと、このシフトレジスタの並列出力をデコードするデコーダと、このデコーダによりデコードした結果の出力期待値を、前記テスト対象ブロックの出力値との一致検出を行い前記テスト対象ブロックの良否判定をする一致検出ブロックとを有し、前記良否判定結果を一つの端子で行うことを特徴とする半導体集積回路のテスト回路。

IPC (2件)：

G01R 31/28 ,  G11C 29/00 671

FI (3件)：

G11C 29/00 671 Q ,  G01R 31/28 V ,  G01R 31/28 D

Fターム (8件)：

2G032AA04 ,  2G032AA07 ,  2G032AC03 ,  2G032AE08 ,  2G032AH04 ,  2G032AL05 ,  5L106DD03 ,  5L106GG02

引用特許：

審査官引用 (4件)

• 特開平4-134800
  
• 特開昭59-208476
  
• 特開平4-134800
  
• 特開昭59-208476