特許
J-GLOBAL ID：200903075867935920
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
藤島 洋一郎
公報種別：公開公報
出願番号（国際出願番号）：特願平8-181631
公開番号（公開出願番号）：特開平10-012748
出願日： 1996年06月21日
公開日（公表日）： 1998年01月16日
要約：
【要約】【課題】 エッチングの際の基板掘れ等の問題を伴うことなく良好にデュアルゲート構造を形成することができる半導体装置の製造方法を提供する。【解決手段】 ゲート電極層として形成した多結晶シリコン層のうち、pMOS形成領域1のp+ ゲート形成領域にのみp+ 不純物を導入してp+ 多結晶シリコン層19′を形成し、それ以外の領域にはn+ 不純物を導入してn+ 多結晶シリコン層16′を形成する。さらに、p+ 多結晶シリコン層19′およびp+ 多結晶シリコン層19′の上に形成したフォトレジスト膜21a,21bをマスクとするエッチングを行ってp+ ゲートおよびn+ ゲートを形成し、その後の所定の工程を経てデュアルゲート構造のCMOS素子を得る。エッチング対象となるのはn+ 多結晶シリコン層16′のみであり、pMOS形成領域1とnMOS形成領域2との間でエッチング速度の差がない。
請求項（抜粋）：
同一の半導体基板上に、第1導電型ゲート電極を含む電界効果型半導体素子と、第2導電型ゲート電極を含む電界効果型半導体素子とを混載してなるデュアルゲート型半導体装置の製造方法であって、前記半導体基板の全面に形成されたゲート電極層のうち、前記第1導電型ゲートとなる領域を除く領域に第2導電型不純物を導入する工程と、前記ゲート電極層のうち、前記第1導電型ゲート電極となる領域にのみ第1導電型不純物を導入する工程と、前記ゲート電極層に導入された前記第1および第2導電型不純物を活性化する工程と、活性化された不純物を含むゲート電極層のうち、前記第1導電型ゲート電極となる領域および前記第2導電型ゲートとなる領域の2領域を除く第2導電型不純物導入領域のゲート電極層を並行して選択的にエッチングし、第1導電型ゲート電極および第2導電型ゲート電極を形成するエッチング工程とを含むことを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/8238
, H01L 27/092
, H01L 29/78
, H01L 21/336
H01L 27/08 321 D
, H01L 29/78 301 Y
