特許
J-GLOBAL ID：200903075879847163
マッチドフィルタ回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
山本 誠
公報種別：公開公報
出願番号（国際出願番号）：特願平7-212438
公開番号（公開出願番号）：特開平9-046231
出願日： 1995年07月28日
公開日（公表日）： 1997年02月14日
要約：
【要約】【目的】 小規模かつ低消費電力のマッチドフィルタ回路を提供することを目的とする。【構成】 拡散符号が1ビットデータ列であることに注目し、入力信号を時系列のアナログ信号としてサンプル・ホールドした後、これをマルチプレクサによって「1」または「-1」の系列に分岐し、それぞれの系列信号を容量結合によって並列加算するものである。
請求項（抜粋）：
入力電圧に接続されたスイッチと、このスイッチの出力に接続された第1キャパシタンスと、この第1キャパシタンスの出力に接続された奇数段のMOSインバータよりなる第1反転増幅部と、この第1反転増幅部の出力を入力に接続する第1帰還キャパシタンスと、前記第1反転増幅部の出力または基準電圧を択一的に出力する第1マルチプレクサと、この第1マルチプレクサの出力とは逆の選択で第1反転増幅器出力または基準電圧を出力する第2マルチプレクサとを有する複数のサンプル・ホールド回路と;各サンプル・ホールド回路の第1マルチプレクサの出力が接続された複数の第2キャパシタンスと、これら第2キャパシタンスの出力が統合されつつ接続された奇数段のMOSインバータよりなる第2反転増幅部と、この第2反転増幅部の出力を入力に接続する第2帰還キャパシタンスとを有する第1加算部と;各サンプル・ホールド回路の第2マルチプレクサの出力および第1加算部の出力が接続された複数の第3キャパシタンスと、これら第3キャパシタンスの出力が統合されつつ接続された奇数段のMOSインバータよりなる第3反転増幅部と、この第3反転増幅部の出力を入力に接続する第3帰還キャパシタンスとを有する第2加算部と;前記サンプル・ホールド回路のうちいずれか1個における前記スイッチを閉成するとともに他のスイッチを開放しかつ所定の組合せで各サンプル・ホールド回路の第1、第2マルチプレクサを切り換えるコントロール回路と;を備えているマッチドフィルタ回路。
IPC (2件)：
FI (2件)：
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