特許

J-GLOBAL ID：200903075893353203

半導体装置の製造方法

発明者： 佐藤 明 ,  河野 正和 ,  斉藤 政良
出願人/特許権者： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-033163
公開番号（公開出願番号）：特開平5-235172
出願日： 1992年02月20日
公開日（公表日）： 1993年09月10日
要約：

【要約】【目的】多層配線構造を有する半導体装置において、下層配線層の配線抵抗が低く、配線の耐ストレスマイグレーション特性をあげ、配線層間の断線を解消する。【構成】層間絶縁膜1に溝を掘り、この溝内にのみ金属膜を埋め込んで第1の配線層2,3,4を形成し、次いで第2の層間絶縁膜6を形成することなく第2の配線層5を形成することにより、第1の配線層2,3,4と第2の配線層5とを電気的に接続する半導体装置の製造方法。

請求項（抜粋）：

多層配線構造を有する半導体装置において、配線層間を電気的に接続する際、スルーホールを介さず直ちに上下配線層を接続することを特徴とする半導体装置の製造方法。