特許

J-GLOBAL ID：200903075936248433

位相比較器

発明者： 西川 哲
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願2000-155672
公開番号（公開出願番号）：特開2001-339296
出願日： 2000年05月26日
公開日（公表日）： 2001年12月07日
要約：

【要約】【課題】 本発明の位相比較器を、例えば、PLL回路に用いる場合、位相比較器に起因するクロック信号のジッタの発生を除去し、位相比較器の高速応答と識別位相の高精度化を可能にする。【解決手段】 D-FF43は、入力データSiをVCO出力信号Soのポジティブエッジで検出して記憶する。データSiは、遅延回路44によって該データSiの位相で90°遅延される。データSiとD-FF44の出力信号とは、EXORゲート45で排他的論理和がとられる。さらに、データSiと遅延回路44の出力信号とは、EXORゲート46によって排他的論理和がとられる。これにより、データSiとVCO出力信号Soとの位相差が検出され、これに比例した出力信号S47,S48が出力される。

請求項（抜粋）：

データ及びクロック信号を入力し、該クロック信号に応答して該データを記憶するフリップフロップ回路と、前記データを入力し、該データを該データの位相で0°以上180°未満の所定角度だけ遅延させる遅延回路と、前記データ及び前記フリップフロップ回路の出力信号を入力し、該データと該出力信号との排他的論理和又は排他的否定論理和をとって第1の出力信号を出力する第1の論理ゲートと、前記データ及び前記遅延回路の出力信号を入力し、該データと該出力信号との排他的論理和又は排他的否定論理和をとって第2の出力信号を出力する第2の論理ゲートと、を有することを特徴とする位相比較器。

IPC (5件)：

H03L 7/089 ,  H03K 5/26 ,  H04L 7/00 ,  H04L 7/033 ,  G06F 1/12

FI (6件)：

H03K 5/26 G ,  H03K 5/26 P ,  H04L 7/00 E ,  H03L 7/08 D ,  H04L 7/02 B ,  G06F 1/04 340 A

Fターム (28件)：

5J039JJ07 ,  5J039JJ13 ,  5J039JJ14 ,  5J106AA04 ,  5J106BB02 ,  5J106CC01 ,  5J106CC21 ,  5J106CC41 ,  5J106CC58 ,  5J106DD08 ,  5J106DD32 ,  5J106DD42 ,  5J106DD43 ,  5J106DD47 ,  5J106DD48 ,  5J106JJ02 ,  5J106KK02 ,  5J106KK05 ,  5J106KK25 ,  5J106LL02 ,  5K047AA05 ,  5K047AA06 ,  5K047FF02 ,  5K047GG11 ,  5K047MM28 ,  5K047MM46 ,  5K047MM53 ,  5K047MM63