特許

J-GLOBAL ID：200903075979698033

半導体記憶装置

発明者： 前田 敏夫
出願人/特許権者： 株式会社日立製作所 ,  日立デバイスエンジニアリング株式会社
代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平7-269389
公開番号（公開出願番号）：特開平9-091992
出願日： 1995年09月22日
公開日（公表日）： 1997年04月04日
要約：

【要約】【課題】 半導体記憶装置において欠陥部分を冗長構成に置き換えるためのヒュープログラム回路によるチップ占有率を低減する。【解決手段】 複数個の各メモリマットは複数の冗長データ線を有し、冗長データ線で置き換えるべき欠陥カラムアドレスを各メモリマット毎に設定するための第1のヒューズプログラム回路(FA0〜FA19)は前記複数の冗長データ線の選択信号(RS0,RS1)系で共通化されている。第1のヒューズプログラム回路にプログラムされたアドレスを何れの冗長データ線選択信号に反映させるかは第2のヒューズプログラム回路(FR000〜FR019,FR100〜FR119)に設定される。

請求項（抜粋）：

選択端子がワード線に、データ端子がデータ線に接続された複数個のメモリセルをマトリクス配置して成るメモリマットを複数個備え、当該複数個のメモリマットの中から所定のメモリマットが選択され、選択されたメモリマットに含まれるメモリセルが外部からアクセス可能にされる半導体記憶装置において、前記各メモリマットは、欠陥がある場合には救済対象とされる正規データ線と欠陥のある正規データ線を代替するための冗長データ線とを夫々複数含み、前記冗長データ線によって代替すべき正規データ線をメモリマット単位で指定可能にする救済回路を備え、前記救済回路は、データ線の選択に用いられるアドレス信号のプリデコード信号に基づいて冗長データ線の選択信号を各メモリマットに対して共通に生成する複数個の論理手段と、データ線の選択に用いられるアドレス信号のプリデコード信号毎にそれをどのメモリマットで冗長データ線への置き換えに利用するかがメモリマット単位でプログラムされ、プログラムされたメモリマットが選択される状態に呼応して出力が第1の状態にされる第1のヒューズプログラム回路と、前記第1のヒューズプログラム回路にプログラムされた状態をどの冗長データ線の選択信号に反映させるかがプログラムされる第2のヒューズプログラム回路と、前記夫々の論理手段へのプリデコード信号の伝達経路に配置され前記第1のヒューズプログラム回路の出力が第1の状態にされ且つ第2のヒューズプログラム回路によって選ばれることにより情報伝達可能に制御される第1の転送ゲート手段とを備えて成るものあることを特徴とする半導体記憶装置。

IPC (3件)：

G11C 29/00 301 ,  G11C 29/00 ,  G11C 11/413

FI (3件)：

G11C 29/00 301 B ,  G11C 29/00 301 C ,  G11C 11/34 341 C