特許

J-GLOBAL ID：200903076008144208

DRAM混載ロジックLSI

発明者： 清水 満
出願人/特許権者： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-183917
公開番号（公開出願番号）：特開2001-015702
出願日： 1999年06月29日
公開日（公表日）： 2001年01月19日
要約：

【要約】【課題】パターンエリアを増大することなく高速化、低消費電力化が可能なDRAM混載ロジックLSIのチップレイアウトを提供する【解決手段】DRAMコア部のI/Oバッファとロジック部の入出力部との相互の位置関係に着目して、データバスを用いることなくデータ線のみで両者を直接接続することができるようチップ上における最適な配置基準が与えられる。複数のDRAMコア部が存在し、ロジック部との接続にデータバスが必要となる場合には、互いに入出力端子が対向するよう1対の鏡面対称のDRAMコア部を形成し、その対称の中心線に沿って両者の間にデータバスを配置し、このデータバスと前記データ線とを接続する。この場合にも1対又は複数対のDRAMコア部とロジック部のチップ上における最適な配置基準が与えられる。このようにしてDRAM混載ロジックLSIの配線構成を単純化することが可能になる。

請求項（抜粋）：

メモリセルが行列に配置されたメモリセルアレイと、前記メモリセルアレイの行方向に沿って配置された複数のワード線と、前記メモリセルアレイの列方向に沿って配置された複数のビット線と、を有するDRAMコア部と、このDRAMコア部とロジック部とが同一チップ上に形成されたDRAM混載ロジックLSIにおいて、前記DRAMコア部のn個(nは自然数)の入出力バッファと前記ロジック部のn個の入出力部とが互いに向き合うように配置され、前記DRAMコア部のn個の入出力バッファから、それぞれデータ線が前記複数のビット線と平行に引き出され、前記DRAMコア部のn個の入出力バッファと前記ロジック部のn個の入出力部とが、データバスを介することなく、前記データ線によりそれぞれ直接接続されることを特徴とするDRAM混載ロジックLSI。

IPC (5件)：

H01L 27/10 461 ,  H01L 27/10 471 ,  G11C 11/401 ,  H01L 27/108 ,  H01L 21/8242

FI (4件)：

H01L 27/10 461 ,  H01L 27/10 471 ,  G11C 11/34 371 K ,  H01L 27/10 681 E

Fターム (14件)：

5B024AA01 ,  5B024AA15 ,  5B024BA29 ,  5B024CA16 ,  5B024CA21 ,  5F083AD00 ,  5F083GA01 ,  5F083GA05 ,  5F083LA01 ,  5F083LA07 ,  5F083LA11 ,  5F083LA12 ,  5F083LA25 ,  5F083ZA12