特許
J-GLOBAL ID：200903076025982756
マイクロプロセッサの内部レジスタ
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-291890
公開番号（公開出願番号）：特開平6-139069
出願日： 1992年10月30日
公開日（公表日）： 1994年05月20日
要約：
【要約】【目的】 本発明は、マイクロプロセッサの内部レジスタにおいて、内部レジスタを構成するレジスタの本数に制約を受けることなく、より多くのレジスタ領域を有効に活用することを目的とする。【構成】 例えば8本の32ビットレジスタ22(0) 〜22(7) を、それぞれ8ビット毎に4分割し、各レジスタ22(0) 〜22(7) における第1分割部23a〜第4分割部23dのそれぞれの出力線をゲートG0 〜G3 を介して32ビットデータバス11に接続し、アドレス発生器24からのレジスタ指定信号R0 〜R3 により第1〜第8レジスタ22(0) 〜22(7) を選択指定すると共に、上記各ゲートG0 〜G3 に対する出力イネーブル信号S0 〜S3 により各レジスタ22(0) 〜22(7) における第1〜第4分割部23a〜23dの出力を選択する構成とする。
請求項（抜粋）：
インストラクションデータに含まれる実行アドレスフィールドに応じてアドレス指定されるマイクロプロセッサの内部レジスタにおいて、Mビット毎にN分割されたL本のレジスタと、上記L本のレジスタのMビット毎の出力線に設けられたN個のゲート手段と、上記実行アドレスフィールドのレジスタ指定情報及びデータ長指定情報に応じて上記L本のレジスタに対するレジスタ指定信号を発生すると共に、上記N個のゲート手段に対するゲート選択信号を発生するアドレス発生手段と、を具備したことを特徴とするマイクロプロセッサの内部レジスタ。
IPC (2件)：
G06F 9/34 330
, G06F 12/04 510
