特許

J-GLOBAL ID：200903076053038982

半導体記憶装置

発明者： 斎藤 政俊 ,  中村 靖宏 ,  伊澤 和人 ,  森 泰樹 ,  和田 武史
出願人/特許権者： 株式会社日立製作所 ,  日立東部セミコンダクタ株式会社
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平5-132711
公開番号（公開出願番号）：特開平6-325584
出願日： 1993年05月11日
公開日（公表日）： 1994年11月25日
要約：

【要約】【目的】 消去制御回路を備えるフラッシュメモリ等の全消去モードにおける消去バラツキを低減する。これにより、フラッシュメモリ等の電源電圧最小値側における動作マージンを拡大して、そのアクセスタイムの高速化を推進する。【構成】 メモリアレイが分割されてなる例えば32個のメモリブロックMB0〜MB31と、これらのメモリブロックに対応して設けられ対応するメモリブロックを構成するメモリセルMCの共通結合されたソースつまりソース線S0〜S31に所定の消去電圧VPPを選択的に伝達する消去ゲートEG0〜EG31を含むソーススイッチSSと、全メモリセルの保持情報を一括消去するための消去制御回路とを備えるフラッシュメモリ等において、消去電圧供給用ボンディングパッドVPPを介して入力される消去電圧VPPを消去ゲートEG0〜EG31に伝達する消去電圧供給配線SVPの各分岐点と対応する消去ゲートとの間に、抵抗値を均一化するための平滑抵抗R1〜R31をそれぞれ設け、各消去ゲートに供給される消去電圧VPPの電位を均一化する。

請求項（抜粋）：

2層ゲート構造型の不揮発性メモリセルが格子状に配置されてなるメモリアレイと、上記メモリアレイが分割されてなる複数のメモリブロックと、上記メモリブロックに対応して設けられ対応するメモリブロックを構成する所定数のメモリセルの共通結合されたソースに所定の消去電圧を選択的に伝達する複数の消去ゲートを含むソーススイッチと、上記消去電圧が入力される消去電圧供給用ボンディングパッドと、上記消去電圧供給用ボンディングパッドから入力される消去電圧を上記複数の消去ゲートに伝達する消去電圧供給配線と、上記消去電圧供給配線の各分岐点と対応する上記消去ゲートとの間にそれぞれ設けられる平滑抵抗とを具備することを特徴とする半導体記憶装置。

IPC (3件)：

G11C 16/06 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

G11C 17/00 309 C ,  H01L 29/78 371