特許
J-GLOBAL ID：200903076061959515
半導体装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
福森 久夫
公報種別：公開公報
出願番号（国際出願番号）：特願平6-017926
公開番号（公開出願番号）：特開平7-211084
出願日： 1994年01月18日
公開日（公表日）： 1995年08月11日
要約：
【要約】 (修正有)【目的】 簡単な構造で、電力消費が少なく、且つ精度の高い多値及びアナログのデータを記憶する半導体装置を提供する。【構成】 多値またはアナログデータのメモリセルを複数個有する半導体装置において、メモリセルのデータが出力されるデータ出力線105と、メモリセルにデータを転送するデータ入力線105と、メモリセルよりデータ出力線へのデータ出力を制御するデータ読出し制御用信号線115と、データ入力線よりメモリセルへのデータ書き込みを制御するデータ書き込み制御用信号線114とを有し、メモリセルが第1のMOS型トラジスタ101を有し、第1のMOS型トラジスタのゲート電極106が第2のMOS型トラジスタ107を介してデータ入力線に接続されるとともに、第2のMOS型トラジスタのゲート電極がデータ書き込み制御用信号線に接続され、第1のMOSトランジスタのソース電極がデータ出力線に適宜接続されたことを特徴とする。
請求項（抜粋）：
多値もしくはアナログデータを記憶する機能をもったメモリセルを複数個有する半導体装置において、前記メモリセルに記憶されているデータが出力されるデータ出力線と、前記メモリセルに記憶すべきデータを転送するデータ入力線と、前記メモリセルより前記データ出力線へのデータ出力を制御するデータ読出し制御用信号線と、前記データ入力線より前記メモリセルへのデータ書き込みを制御するデータ書き込み制御用信号線とを有し、前記メモリセルが第1の導電型の半導体基板上の形成された第1のMOS型トラジスタを有し、前記第1のMOS型トラジスタのゲート電極が第2のMOS型トラジスタを介して前記データ入力線に接続されるとともに、前記第2のMOS型トラジスタのゲート電極が前記データ書き込み制御用信号線に接続され、前記第1のMOSトランジスタのソース電極が前記データ出力線に適宜接続されるように構成されたことを特徴とする半導体装置。
IPC (2件)：
FI (2件)：
G11C 11/34 381 D
, H01L 27/10 434
